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FPGA(Field-Programmable Gate Array),即現(xiàn)場(chǎng)可編程門陣列,它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的,既解決了定制電路的不足,又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。
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基于FPGA的IC設(shè)計(jì)驗(yàn)證平臺(tái)的的PCB PI軟件的仿真分析方法
大多數(shù)非FPGA類型的、高密度IC(如CPU)對(duì)去耦電容都有非常明確的要求。由于這些器件僅為執(zhí)行特定的任務(wù)而設(shè)計(jì),所以其電源電流需求是固定的,僅在一定范...
Distributed Memory Generator IP核簡(jiǎn)介
Distributed Memory Generator IP 核采用 LUT RAM 資源創(chuàng)建各種不同的存儲(chǔ)器結(jié)構(gòu)。IP可用來(lái)創(chuàng)建只讀存儲(chǔ)器 (ROM...
采用89C51結(jié)合FPGA驗(yàn)證板實(shí)現(xiàn)PWM控制器的應(yīng)用設(shè)計(jì)
在采用自頂向下(Top_Down)正向設(shè)計(jì)PWM器件的過(guò)程中,芯片的結(jié)構(gòu)劃分和規(guī)格定制是整個(gè)設(shè)計(jì)的重要環(huán)節(jié),因此合理的結(jié)構(gòu)設(shè)計(jì)將決定整個(gè)設(shè)計(jì)的成敗。
FPGA設(shè)計(jì)中 Verilog HDL實(shí)現(xiàn)基本的圖像濾波處理仿真
今天給大俠帶來(lái)基于FPGA的數(shù)字視頻信號(hào)處理器設(shè)計(jì),由于篇幅較長(zhǎng),分三篇。今天帶來(lái)第三篇,下篇,程序測(cè)試與運(yùn)行。話不多說(shuō),上貨。 之前也有圖像處理相關(guān)方...
2021-07-13 標(biāo)簽:fpga 3.7k 0
以FPGA和DSP為基礎(chǔ)的光纖微振動(dòng)傳感器設(shè)計(jì)信號(hào)采集和算法處理實(shí)時(shí)系統(tǒng)
隨著光纖技術(shù)的不斷發(fā)展,光纖微振動(dòng)傳感器越來(lái)越多地應(yīng)用于周界安防、石油和天然氣管道和通信線路監(jiān)測(cè)等系統(tǒng)中。光纖微振動(dòng)傳感器是利用光纖是傳感介質(zhì)的一種分...
采用XilinxVirtex-7 FPGA的12.5Gb/s HMC接口演示
觀看業(yè)界首款采用XilinxVirtex?-7 FPGA的12.5 Gb / s混合存儲(chǔ)器立方體(HMC)接口演示。
如何用FPGA的Block RAM性能實(shí)現(xiàn)HDTV視頻增強(qiáng)算法中灰度直方圖統(tǒng)計(jì)
本文介紹了如何在FPGA 中利用Block RAM 的特殊結(jié)構(gòu)實(shí)現(xiàn)HDTV視頻增強(qiáng)算法中灰度直方圖統(tǒng)計(jì)。
LVDS差分接口信號(hào)輸入輸出的處理簡(jiǎn)析
除了CLK時(shí)鐘信號(hào),其他信號(hào)的輸入轉(zhuǎn)換基本結(jié)束了;而CLK時(shí)鐘信號(hào)還需要接入BUFG,因?yàn)镃LK時(shí)鐘只有接入BUFG才能接入全局時(shí)鐘網(wǎng)絡(luò),這對(duì)于減小時(shí)序...
基于指令級(jí)模擬器加邏輯仿真器實(shí)現(xiàn)協(xié)同驗(yàn)證環(huán)境的搭建
軟硬件協(xié)同驗(yàn)證的概念已經(jīng)提出多年,但是直到這些年隨著SOC技術(shù)的發(fā)展,軟硬件協(xié)同驗(yàn)證技術(shù)才得到更多的關(guān)注和重視,并得到發(fā)展。軟硬件協(xié)同驗(yàn)證是一種在硬件流...
采用FPGA技術(shù)如何設(shè)計(jì)OQPSK解調(diào)器
本設(shè)計(jì)中OQPSK解調(diào)器接收端接收的信號(hào)是10.7MHz已調(diào)信號(hào),按照軟件無(wú)線電的設(shè)計(jì)思想,先進(jìn)行計(jì)算機(jī)的模擬仿真,充分利用FPGA的特點(diǎn),成功實(shí)現(xiàn)了對(duì)...
2018-10-08 標(biāo)簽:fpga解調(diào)器計(jì)算機(jī) 3.7k 0
BJ-EPM240學(xué)習(xí)板:按鍵消抖實(shí)驗(yàn)
按鍵消抖通常的按鍵所用開(kāi)關(guān)為機(jī)械彈性開(kāi)關(guān),當(dāng)機(jī)械觸點(diǎn)斷開(kāi)、閉合時(shí),由于機(jī)械觸點(diǎn)的彈性作用,一個(gè)按鍵開(kāi)關(guān)在閉合時(shí)不會(huì)馬上穩(wěn)定地接通,在斷開(kāi)時(shí)也不會(huì)一下子斷...
2019-12-23 標(biāo)簽:fpga開(kāi)關(guān)按鍵 3.7k 0
FPGA 和 SoC 架構(gòu)是最理想的平臺(tái)
通過(guò)自動(dòng)化提高生產(chǎn)率至關(guān)重要的因素是具有確定時(shí)間行為的連接性,以及全廠范圍內(nèi)的兼容性。以太網(wǎng)工業(yè)級(jí)交換機(jī)硬件以及協(xié)議棧軟件在這一細(xì)分市場(chǎng)增長(zhǎng)率最高,因?yàn)?..
在FPGA硬件平臺(tái)通過(guò)采用DDS技術(shù)實(shí)現(xiàn)跳頻系統(tǒng)的設(shè)計(jì)
DDS的原理如圖1所示,包含相位累加器、波形存儲(chǔ)器(ROM)、數(shù)模轉(zhuǎn)換器(DAC)和低通濾波器4個(gè)部分。在參考時(shí)鐘的驅(qū)動(dòng)下,相位累加器對(duì)頻率控制字N位進(jìn)...
跨時(shí)鐘設(shè)計(jì):異步FIFO設(shè)計(jì)
在ASIC設(shè)計(jì)或者FPGA設(shè)計(jì)中,我們常常使用異步fifo(first in first out)(下文簡(jiǎn)稱為afifo)進(jìn)行數(shù)據(jù)流的跨時(shí)鐘,可以說(shuō)沒(méi)使...
基于FPGA的開(kāi)源攝影機(jī)--Axiom Camera
AXIOM camera是由德國(guó)公司apertus°推出的一個(gè)模塊化、開(kāi)源的攝像機(jī)系統(tǒng)。它由一個(gè)核心模塊和多個(gè)模塊化組件組成,可根據(jù)用戶的需要自定義組合...
基于Xilinx的A7系列FPGA的CAN總線協(xié)議開(kāi)發(fā)
一、CAN總線協(xié)議介紹 CAN是 Controller Area Network 的縮寫(以下稱為 CAN ),是 ISO 國(guó)際標(biāo)準(zhǔn)化的串行通信協(xié)議???..
基于FPGA器件實(shí)現(xiàn)高速采集系統(tǒng)的設(shè)計(jì)
在雷達(dá)、氣象、地震預(yù)報(bào)、航空航天、通信等領(lǐng)域里,現(xiàn)場(chǎng)信號(hào)具有重要的作用,這些信號(hào)的主要特點(diǎn)是實(shí)時(shí)性強(qiáng),數(shù)據(jù)速率高,數(shù)據(jù)量大,處理復(fù)雜,運(yùn)算量大。因此,高...
2020-07-30 標(biāo)簽:fpga轉(zhuǎn)換器數(shù)據(jù)采集 3.7k 0
2.5D封裝是傳統(tǒng)2D IC封裝技術(shù)的進(jìn)展,可實(shí)現(xiàn)更精細(xì)的線路與空間利用。在2.5D封裝中,裸晶堆?;虿⑴欧胖迷诰哂泄柰?TSV)的中介層(inter...
介紹MAX 10 FPGA的特點(diǎn)及應(yīng)用
此次培訓(xùn)涉及到MAX 10 FPGA所支持的配置方法,介紹非易失集成、瞬時(shí)接通配置和雙配置鏡像的價(jià)值所在。
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