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FPGA(Field-Programmable Gate Array),即現(xiàn)場(chǎng)可編程門陣列,它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的,既解決了定制電路的不足,又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。
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硬件工程師人人都有學(xué)會(huì)用FPGA的權(quán)利和需求
我們身處的信息時(shí)代是基于0、1的數(shù)字世界,數(shù)字邏輯就像建房的鋼筋水泥一樣重要。作為一個(gè)硬件工程師 - 任何一個(gè)從事實(shí)際產(chǎn)品研發(fā)的工程師,你不會(huì)幸運(yùn)到買到...
一款基于DSP內(nèi)核處理器的FPGA驗(yàn)證實(shí)現(xiàn)設(shè)計(jì)
ARM通用CPU及其開(kāi)發(fā)平臺(tái),是近年來(lái)較為流行的開(kāi)發(fā)平臺(tái)之一,而由ARM+DSP的雙核體系結(jié)構(gòu),更有其獨(dú)特的功能特點(diǎn):由ARM完成整個(gè)體系的控制和流程操...
在信號(hào)處理領(lǐng)域中,基于FPGA+DSP的結(jié)構(gòu)設(shè)計(jì)已經(jīng)是系統(tǒng)發(fā)展的一個(gè)重要方向。隨著該系統(tǒng)設(shè)計(jì)的廣泛應(yīng)用,功能變得更加豐富,成本日趨低廉。而在某些小型化應(yīng)...
NOR閃存已作為FPGA(現(xiàn)場(chǎng)可編程門列陣)的配置器件被廣泛部署。其為FPGA帶來(lái)的低延遲和高數(shù)據(jù)吞吐量特性使得FPGA在工業(yè)、通信和汽車ADAS(高級(jí)...
從20多年前開(kāi)始使用PAL、GAL,到后來(lái)項(xiàng)目中用到PLD、FPGA,雖然我的FPGA應(yīng)用水平一直停留在菜鳥(niǎo)階段,但卻莫名地對(duì)可編程邏輯器件(PLD/F...
2019-02-21 標(biāo)簽:fpga 3.4k 0
從28納米到3D堆疊,F(xiàn)PGA身價(jià)突然翻漲,不再是過(guò)去那個(gè)扮演配角的被支配角色,反而由于其功能大躍進(jìn)、重要性大增,目前在許多應(yīng)用中,已經(jīng)逐漸成為支配系統(tǒng)...
從FPGA朝向SoC FPGA發(fā)展 主要有幾個(gè)關(guān)鍵的推動(dòng)因素
SoC FPGA為一個(gè)整合FPGA架構(gòu)、硬式核心CPU子系統(tǒng)以及其他硬式核心IP的半導(dǎo)體元件,可實(shí)現(xiàn)低延時(shí)頻寬互聯(lián),并提高IP重用性;預(yù)估此類型元件在今...
在遠(yuǎn)程更新的時(shí)候,有時(shí)候需要雙鏡像來(lái)保護(hù)設(shè)計(jì)的穩(wěn)定性。在進(jìn)行更新設(shè)計(jì)的時(shí)候,只更新一個(gè)鏡像,另一個(gè)鏡像在部署之前就測(cè)試過(guò)沒(méi)問(wèn)題并不再更新。當(dāng)更新出錯(cuò)時(shí),...
FPGA自動(dòng)加載系統(tǒng)方案設(shè)計(jì)詳解
FPGA(Field Programmable Gate Array)即現(xiàn)場(chǎng)可編程門陣列,隨著微電子技術(shù)的發(fā)展,F(xiàn)PGA的性能變的越來(lái)越優(yōu)越,應(yīng)用空間也...
單一的DSP或FPGA實(shí)現(xiàn)的數(shù)字系統(tǒng)在未來(lái)注定會(huì)被取代
數(shù)字信號(hào)處理技術(shù)和大規(guī)模集成電路技術(shù)的迅猛發(fā)展,為我們?cè)O(shè)計(jì)數(shù)字電路提供了新思路和新方法。當(dāng)前數(shù)字系統(tǒng)設(shè)計(jì)正朝著速度快、容量大、體積小、重量輕的方向發(fā)展。...
初學(xué)FPGA或者RISC-V編程最簡(jiǎn)單的方式
小小的身軀里面蘊(yùn)涵著大乾坤。我從不崇拜那些買一塊幾千塊錢的FPGA開(kāi)發(fā)板,跑一些什么DDR、視頻處理以及一些我聽(tīng)不懂的術(shù)語(yǔ)的功能就號(hào)稱這樣才是真正的FP...
隨著FPGA設(shè)計(jì)越來(lái)越復(fù)雜,芯片內(nèi)部的時(shí)鐘域也越來(lái)越多,使全局復(fù)位已不能夠適應(yīng)FPGA設(shè)計(jì)的需求,更多的設(shè)計(jì)趨向于使用局部的復(fù)位。本節(jié)將會(huì)從FPGA內(nèi)部...
一種基于CPLD加載FPGA的方案設(shè)計(jì)詳解
現(xiàn)代通信技術(shù)發(fā)展日新月異,通信系統(tǒng)必須具備良好的可升級(jí)能力以適應(yīng)時(shí)代的發(fā)展?,F(xiàn)場(chǎng)可編程門陣列(Field Programmable Gate Array...
Verilog HDL作為現(xiàn)在最流行的FPGA開(kāi)發(fā)語(yǔ)言 是入門的基礎(chǔ)
Verilog HDL作為現(xiàn)在最流行的FPGA開(kāi)發(fā)語(yǔ)言,當(dāng)然是入門基礎(chǔ)。
基于FPGA實(shí)現(xiàn)頻率和可調(diào)相位的DDS
從查找表讀取出來(lái)的數(shù)據(jù),經(jīng)DA轉(zhuǎn)換芯片可以直接輸出進(jìn)行濾波或其他操作,最后可使用示波器進(jìn)行觀察波形變化。
FPGA設(shè)計(jì)中層次結(jié)構(gòu)設(shè)計(jì)和復(fù)位策略影響著FPGA的時(shí)序
FPGA設(shè)計(jì)中,層次結(jié)構(gòu)設(shè)計(jì)和復(fù)位策略影響著FPGA的時(shí)序。在高速設(shè)計(jì)時(shí),合理的層次結(jié)構(gòu)設(shè)計(jì)與正確的復(fù)位策略可以優(yōu)化時(shí)序,提高運(yùn)行頻率。
2019-02-15 標(biāo)簽:FPGA 1.4k 0
在使用FPGA過(guò)程中,通常需要對(duì)資源做出評(píng)估,下面簡(jiǎn)單談?wù)勅绾卧u(píng)估FPGA的資源。
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