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FPGA(Field-Programmable Gate Array),即現(xiàn)場可編程門陣列,它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的,既解決了定制電路的不足,又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。
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FPGA(Field Programmable Gate Array)屬于電子信息技術(shù)行業(yè),是一種高度可編程的芯片,主要用于在數(shù)字電路中執(zhí)行多種任務(wù)。其...
圖像直方圖用作數(shù)字圖像中色調(diào)分布的圖形表示。它繪制了每個色調(diào)值的像素?cái)?shù)。通過查看特定圖像的直方圖,觀看者將能夠一目了然地判斷整個色調(diào)分布。
基于FPGA芯片實(shí)現(xiàn)單片式8路高速數(shù)字信號分析儀的設(shè)計(jì)
由于數(shù)字信號只有高電平和低電平兩種情況,因此,用單片機(jī) (MCU)就可直接實(shí)現(xiàn)多路數(shù)字信號進(jìn)行采集和邏輯分析。但由于單片機(jī)的時鐘頻率較低,完成一次采樣的...
基于labviewFPGA數(shù)據(jù)傳輸技術(shù)
數(shù)據(jù)傳輸技術(shù)主要用于多機(jī)通信領(lǐng)域,一般在數(shù)據(jù)交換過程中,為保證數(shù)據(jù)的穩(wěn)定可靠傳輸而制定的特殊傳送規(guī)則。其傳輸過程也根據(jù)傳輸?shù)奈锢斫橘|(zhì)而不同。
2023-02-22 標(biāo)簽:fpgalabview數(shù)據(jù)傳輸 2.1k 0
基于FPGA技術(shù)實(shí)現(xiàn)遠(yuǎn)程傳輸系統(tǒng)的設(shè)計(jì)
本文介紹了一種基于FPGA的視頻、音頻、反向數(shù)據(jù)的遠(yuǎn)程傳輸系統(tǒng)的研究與設(shè)計(jì),該系統(tǒng)在實(shí)際中得到了應(yīng)用,具有良好的穩(wěn)定性、實(shí)用性和可靠性。
全新Speedcore標(biāo)準(zhǔn)比FPGA更高效,大幅縮減芯片面積及功耗
Speedcore嵌入式FPGA(eFPGA)IP產(chǎn)品可以被嵌入到一款A(yù)SIC或者SoC之中,客戶通過細(xì)化其所需的邏輯功能、RAM存儲器和DSP資源,然...
基于數(shù)字鎖相環(huán)實(shí)現(xiàn)X光安檢機(jī)控制信號時鐘提取系統(tǒng)的設(shè)計(jì)
在安檢機(jī)系統(tǒng)中,安檢機(jī)的主設(shè)備與控制臺的雙向通信具有非對稱性,由主設(shè)備X射線端采樣得到的大量數(shù)據(jù)通過高速通道傳送至PC控制臺進(jìn)行處理。
基于FPGA器件實(shí)現(xiàn)微波接力機(jī)中的FFT模塊設(shè)計(jì)
對實(shí)現(xiàn)FFT的工程,目前通用的方法是采用DSP、FFT處理電路及FPGA。用DSP實(shí)現(xiàn)FFT的處理速度較慢,不能滿足某些高速信號實(shí)時處理的要求;專用的F...
基于可編程邏輯器件實(shí)現(xiàn)多電平正交幅度調(diào)制系統(tǒng)的設(shè)計(jì)
所謂正交振幅調(diào)制,就是用兩個獨(dú)立的基帶波形對兩個相互正交的同頻載波進(jìn)行抑制載波的雙邊帶調(diào)制,利用這種已調(diào)信號在同一帶寬內(nèi)頻譜的正交性來實(shí)現(xiàn)兩路并行的數(shù)字...
英特爾FPGA 提供各類可配置的嵌入式SRAM、高速收發(fā)器、高速I/O、邏輯模塊和路由。嵌入式知識產(chǎn)權(quán)(IP)與出色的軟件工具相結(jié)合,減少了FPGA開發(fā)...
Virtex-7 FPGA Gen3 Integrated Block 的 TAG 管理
在 PCIE 系統(tǒng)里面,TAG 管理是一個重要的問題。用戶邏輯依賴于 TAG 來定位 completion對應(yīng)于哪個 Non-Posted 事務(wù)。所以,...
2017-11-18 標(biāo)簽:fpga 2.1k 0
熟練掌握MTLAB雷達(dá)信號處理仿真算法設(shè)計(jì)和最新軟件VIVADO的使用(結(jié)合ISE軟件進(jìn)行過渡),以及如何使用altium designer或者CADENCE。
上式中:Tco_clkb是系統(tǒng)時鐘信號CLKB在時鐘驅(qū)動器的內(nèi)部延遲;Tflt_ clkb 是CLKB從時鐘驅(qū)動器輸出后到達(dá)發(fā)送端(CPU)觸發(fā)器的飛行...
鋯石FPGA A4_Nano開發(fā)板視頻:數(shù)字時鐘的項(xiàng)目工程講解
數(shù)字時鐘,就是以數(shù)字顯示取代模擬表盤的鐘表,在顯示上它用數(shù)字反應(yīng)此時的時間,它還能同時顯示時,分,秒,且能夠?qū)r,分,秒準(zhǔn)確進(jìn)行校時。
采用LATTICE XP系列芯片和I2C接口實(shí)現(xiàn)自動白平衡的FPGA
本系統(tǒng)采用了LATTICE的XP系列芯片,所用軟件為splever7.0,應(yīng)用本軟件有一個新加功能,可以用FPGA的底層資源生成一個簡單CPU的框架,并...
使用Vivado HLS創(chuàng)建一個EDK PCore
由于Zedboard是ARM+FGPA的架構(gòu),所以在使用的時候經(jīng)常會涉及到關(guān)于FPGA設(shè)計(jì)方面的知識,對于像我這樣對FPGA一竅不通的人來說,這是一個不...
2017-02-09 標(biāo)簽:FPGAVivado HLSEDK PCore 2.1k 0
利用LabVIEW FPGA模塊構(gòu)建靈活的發(fā)動機(jī)仿真器
"利用LabVIEW FPGA模塊在NI PXI-7831R可重配置I/O板卡的FPGA上編程,不但使我們的系統(tǒng)性能超過了規(guī)格要求,還節(jié)省了90%的硬件...
MP5705開發(fā)板底板適配本公司相關(guān)核心板,型號為MP5650(詳見MP5650用戶手冊)。通過核心板+底板的模式來設(shè)計(jì)組成完整的開發(fā)。底板與核心板采用...
基于FPGA的CAN總線控制器的設(shè)計(jì)(附代碼)
CAN 總線(Controller Area Network)是控制器局域網(wǎng)的簡稱,是 20 世紀(jì) 80 年代初德國 BOSCH 公司為解決現(xiàn)代汽車中眾...
XMOS創(chuàng)新的xcore架構(gòu)系列芯片的AIoT方案
相對于Arm Cortex M7 @600MHz,XMOS的xcore芯片擁有超過其30倍的AI性能、快16倍的I/O處理、多達(dá)15倍的DSP性能以及超...
2023-06-08 標(biāo)簽:fpga物聯(lián)網(wǎng)邊緣計(jì)算 2.1k 0
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