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FPGA(Field-Programmable Gate Array),即現(xiàn)場(chǎng)可編程門陣列,它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的,既解決了定制電路的不足,又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。
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對(duì)于單片機(jī)語(yǔ)音芯片來(lái)說(shuō),仿真器這一專用工具不僅可以調(diào)試您的程序,而且還可以幫助您識(shí)別設(shè)計(jì)工程中的一些潛在的硬件和軟件問(wèn)題。仿真器應(yīng)用廣泛這是毋庸置疑的,...
2022-12-08 標(biāo)簽:fpga嵌入式系統(tǒng)語(yǔ)音芯片 901 0
在這里,對(duì)這款 MP5702 開(kāi)發(fā)板底板進(jìn)行簡(jiǎn)單的功能介紹。本公司相關(guān)核心板都可與其對(duì)接,型號(hào)如 MP5652(請(qǐng)?jiān)斠?jiàn)用戶手冊(cè))。底板+核心板的模式來(lái)設(shè)...
2022-12-08 標(biāo)簽:fpga開(kāi)發(fā)板底板 1.9k 0
FPGA應(yīng)用--易靈思Programming Mode的幾種配置模式
實(shí)際項(xiàng)目中,SPI Active using JTAG Bridge是經(jīng)常用到的模式,只需要將JTAG口引出了,通過(guò)JTAG對(duì)FLASH進(jìn)行燒寫。
FPGA數(shù)字IO如何實(shí)現(xiàn)DAC功能
假設(shè)方波頻率為f0。橫軸諧波次數(shù)為0的柱狀圖代表直流分量的幅值,也就是方波的平均電壓(與占空比有關(guān)),諧波次數(shù)為1代表頻率為f0的正弦波分量的幅值,3代...
創(chuàng)龍 TL6678ZH-EVM開(kāi)發(fā)板案例解析
TL6678ZH-EVM開(kāi)發(fā)板基于TI KeyStone架構(gòu)C6000系列TMS320C6678八核C66x定點(diǎn)/浮點(diǎn)DSP,以及Xilinx Zynq...
2022-12-06 標(biāo)簽:fpga頻譜開(kāi)發(fā)板 2.4k 0
主流芯片廠商已開(kāi)始全面布局:intel已擁有CPU、FPGA、IPU產(chǎn)品線,正加大投入GPU產(chǎn)品線,推出最新的Falcon Shores架構(gòu),打磨異構(gòu)封...
FPGA程序時(shí)序錯(cuò)誤對(duì)雷達(dá)抗干擾的影響
時(shí)序約束主要包括周期約束(FFS到FFS,即觸發(fā)器到觸發(fā)器)和偏移約束(IPAD到FFS、FFS到OPAD)以及靜態(tài)路徑約束(IPAD到OPAD)等3種...
在ultrascale+上利用VCU和DPU實(shí)現(xiàn)的智能零售系統(tǒng)
整個(gè)系統(tǒng)是以DPU為核心,在 DPU 上部署對(duì)象檢測(cè)模型實(shí)現(xiàn)實(shí)時(shí)智能檢測(cè),該系統(tǒng)視頻輸入可以來(lái)自 VCU 解碼的視頻或來(lái)自相機(jī)的實(shí)時(shí)視頻圖像。
為什么FPGA難學(xué)?FPGA的內(nèi)部結(jié)構(gòu)解析
“時(shí)鐘是時(shí)序電路的控制者”這句話太經(jīng)典了,可以說(shuō)是FPGA設(shè)計(jì)的圣言。FPGA的設(shè)計(jì)主要是以時(shí)序電路為主,因?yàn)榻M合邏輯電路再怎么復(fù)雜也變不出太多花樣,理...
在IIC總線上傳送信息時(shí)的時(shí)鐘同步信號(hào)是由掛接在SCL時(shí)鐘線上的所有器件的邏輯“與”完成的。SCL線上由高電平到低電平的跳變將影響到這些器件,一旦某個(gè)器...
AMD-XilinxFPGA解決傳輸中的信號(hào)完整性方案
LPM模式下應(yīng)用接收的線性濾波器,可衰減低頻信號(hào)分量,放大奈奎斯特頻率附近的分量,并衰減更高頻率,這樣就抵消了通道的低通特性。
2022-12-01 標(biāo)簽:fpgapcb信號(hào)完整性 1.6k 0
MP5705開(kāi)發(fā)板底板適配本公司相關(guān)核心板,型號(hào)為MP5650(詳見(jiàn)MP5650用戶手冊(cè))。通過(guò)核心板+底板的模式來(lái)設(shè)計(jì)組成完整的開(kāi)發(fā)。底板與核心板采用...
2022-12-01 標(biāo)簽:fpga開(kāi)發(fā)板底板 2.1k 0
FPGA/CPLD設(shè)計(jì)的8個(gè)常見(jiàn)問(wèn)題
數(shù)據(jù)接口的同步是 FPGA/CPLD 設(shè)計(jì)的一個(gè)常見(jiàn)問(wèn)題,也是一個(gè)重點(diǎn)和難點(diǎn),很多設(shè)計(jì)不穩(wěn)定都是源于數(shù)據(jù)接口的同步有問(wèn)題。在電路圖設(shè)計(jì)階段,一些工程師手...
簡(jiǎn)談Xilinx FPGA原理及結(jié)構(gòu)
FPGA是在PAL、PLA和CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展起來(lái)的一種更復(fù)雜的可編程邏輯器件。它是ASIC領(lǐng)域中的一種半定制電路,既解決了定制電路...
FPGA之組合邏輯與時(shí)序邏輯、同步邏輯與異步邏輯的概念
數(shù)字電路根據(jù)邏輯功能的不同特點(diǎn),可以分成兩大類:一類叫做組合邏輯電路,簡(jiǎn)稱組合電路或組合邏輯;另一類叫做時(shí)序邏輯電路,簡(jiǎn)稱時(shí)序電路或時(shí)序邏輯。
2022-12-01 標(biāo)簽:fpga邏輯電路時(shí)序邏輯電路 1.6k 0
本文主要介紹基于OpenAMP框架的雙核ARM通信案例的使用說(shuō)明,CPU0(Master)運(yùn)行Linux系統(tǒng),CPU1(Remote)運(yùn)行裸機(jī)或Free...
相比CPU、GPU、ASIC,F(xiàn)PGA的優(yōu)勢(shì)
通用處理器(CPU)的摩爾定律已入暮年,而機(jī)器學(xué)習(xí)和 Web 服務(wù)的規(guī)模卻在指數(shù)級(jí)增長(zhǎng)。 人們使用定制硬件來(lái)加速常見(jiàn)的計(jì)算任務(wù),然而日新月異的行業(yè)又要求...
比特流是一個(gè)常用詞匯,用于描述包含F(xiàn)PGA完整內(nèi)部配置狀態(tài)的文件,包括布線、邏輯資源和IO設(shè)置。大多數(shù)現(xiàn)代FPGA都是基于SRAM的,包括Xilinx ...
如何在設(shè)計(jì)中例化和使用多個(gè)BSCANE2模塊
本文對(duì)如何在一個(gè)工程里例化和使用多個(gè)BSCANE2模塊做一個(gè)簡(jiǎn)單說(shuō)明。
物理約束實(shí)踐:網(wǎng)表約束LOCK_PINS
話說(shuō)網(wǎng)表約束中的CLOCK_DEDICATED_ROUTE、MARK_DEBUG和DONT_TOUCH,在實(shí)際工程中常常都可能遇上。MARK_DEBUG...
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