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IC設計，Integrated Circuit Design，或稱為集成電路設計，是電子工程學和計算機工程學的一個學科，其主要內容是運用專業(yè)的邏輯和電路設計技術設計集成電路。
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數字前端設計流程中，.lib 后綴的文件通常是 Synopsys Liberty 文件。這是一種描述單元時序、功耗等參數的文本文件。
在集成電路設計中，寄生參數是決定芯片性能的關鍵因素之一，尤其是在先進工藝節(jié)點下，其影響愈發(fā)顯著，甚至可能成為影響芯片成敗的決定性因素。
這一階段可分為邏輯綜合、形式驗證、門級仿真、ATPG驗證等業(yè)務場景。 數字中端呈現單、多任務混合的特點，因為計算的輸入數據中包含門延遲信息，輸入數據變多...
打破IC發(fā)展限制，向高密度封裝時代邁進。集成電路封裝是指將制備合格芯片、元件等裝配到載體上，采用適當連接技術形成電氣連接，安裝外殼，構成有效組件的整個過...
FIFO是FPGA/IC設計中經常使用到的模塊，它經常被用在兩個模塊之間進行數據的緩存，以避免數據在傳輸過程中丟失。同時FIFO也經常被用在跨時鐘域處理中。
在IC設計中，把復位和時鐘電路稱為最重要的兩個電路一點也不為過。前者復位電路把IC設計的電路 引導到一個已知的狀態(tài) ，后者時鐘電路給IC設計的 電路提供...
在 IC 設計的大部分歷史中，我們在一個封裝中使用了一個芯片，以及多芯片模塊 (MCM)。對于具有多個裸片的 2.5D 和 3D IC，您如何進行單個裸...
當聲音變大或變小了，模擬信號都會跟著變化，所以模擬信號有無數種狀態(tài)。狀態(tài)之間微妙的差異，需要人的經驗判斷，有點玄學的成分。
Perl腳本能夠高效批量化操作，降低錯誤率，提高效率。如批量生成verilog代碼，快速生成仿真testbench，verilog代碼的自動對齊，mod...
2022-11-14 標簽：IC設計 2.2k 0
看看下面這個BGA，如果你用一個部分就把這個IC的原理圖元件封裝繪制完畢，我想即使你愿意有耐心畫出來 也沒有人愿意有耐心去看。而且這樣復雜的元件封裝在繪...
本文分析了傳統IC設計流程存在的一些缺陷，并且提出了一種基于Logical Effort理論的全新IC設計方法。
本文將簡要概述使用 S-Edit 原理圖輸入環(huán)境的前端流程，然后更詳細地描述 Analog FastSPICE (AFS) 平臺仿真器以及使用該仿真器進...
Vim或者是gvim是我們IC設計或者驗證工程師，日常工作當中常用到的一個編輯器，我們的RTL代碼就是在vim當中寫的，而gvim是vim的圖形化界面，...
在向先進工藝技術發(fā)展的過程中，半導體公司除需滿足不斷增長的制造要求之外，還要面對日益增長的實現芯片設計一次性成功的壓力。晶圓廠期待設計符合那些面向先...
IC設計是一項復雜的工作，需要設計工程師具備電路設計和布局技能，以及對電子元器件和芯片制造工藝的深入了解。它在現代電子技術中起著關鍵作用，使得我們可以...
多年來，3D IC技術已從初始階段發(fā)展成為一種成熟的主流制造技術。EDA行業(yè)引入了許多工具和技術來幫助設計采用3D IC路徑的產品。最近，復雜的SoC實...
從coding的角度來看，DV的work load遠比DE要大，所以有些公司為了滿足deadline會要求de和dv要達到1:1.5（預算不足），乃至1...
作為一個真正合格的數字IC設計工程師，你永遠都需要去不斷學習更加先進的知識和技術。因此，這里列出來的技能永遠都不會是完整的。我盡量每年都對這個列表進行一...
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