淺析UPF設計的debug過程

景芯SoC用always on的power domain電壓域的pwrdown_mux信號作為power switch cell的switch控制信號，...

2023-08-16 標簽：控制器芯片設計RTL 2.1k 0

在Windows 10上創(chuàng)建并運行AMD Vitis?視覺庫示例

本篇文章將演示創(chuàng)建一個使用 AMD Vitis? 視覺庫的 Vitis HLS 組件的全過程。此處使用的是 Vitis Unified IDE。如果您使...

2024-05-08 標簽：RTLGUIOpenCV 2.1k 0

阻塞賦值與非阻塞賦值

”=“阻塞賦值與”<=“非阻塞賦值是verilog語言中的兩種不同的賦值方式，下面將對兩種賦值方式進行比較。方便進行理解和使用。

2023-09-12 標簽：RTL時序邏輯電路阻塞賦值 2.1k 3

軟硬件協(xié)同仿真原理及主要組成部分概述

軟硬件聯合仿真在確保高效云解決方案的質量、降低風險、節(jié)省時間和成本方面發(fā)揮著關鍵作用。

2023-10-16 標簽：芯片設計RTLTLM 2k 0

IC驗證入門基礎—Vim的配置

Vim或者是gvim是我們IC設計或者驗證工程師，日常工作當中常用到的一個編輯器，我們的RTL代碼就是在vim當中寫的，而gvim是vim的圖形化界面，...

2023-06-15 標簽：IC設計RTLVIM 2k 0

一覽pipeline中所出現的五個基本要素

stageable、StageableKey是最整個pipeline中的基本數據類型元素

2023-08-12 標簽：處理器RTLPipeline 2k 0

復位保護電路如何進行復位保護？

復位保護電路，是在系統(tǒng)進行復位的過程中對接口進行硬性邏輯保護，避免毛刺和錯誤對周圍系統(tǒng)產生影響的模塊。

2023-12-04 標簽：保護電路寄存器RTL 2k 0

使用abstrct model代替real model

“空間爆炸”大大增加了formal工具處理的復雜度，在有限的資源內，難以達到收斂。

2023-08-29 標簽：處理器存儲器計數器 2k 0

Formal學習筆記之算法基礎學習

通常，我們會將spec和設計實現進行比較。Spec相對來說比較抽象些，可以是些SVA的assertion，RTL model或者一些HVL，比如syst...

2023-06-20 標簽：RTLSPECBDD 2k 0

為多個Vivado?工程復用遠程IP高速緩存

在設計周期中，您可保留多個版本的工程，這些工程使用相同的 IP 和相同的配置。重新運行整個工程會導致每次都要重新生成 IP，很費時間。

2023-09-22 標簽：存儲器RTLVivado 2k 0

利用FPGA工具設置優(yōu)化FPGA HLS設計

高層次的設計可以讓設計以更簡潔的方法捕捉，從而讓錯誤更少，調試更輕松。然而，這種方法最受詬病的是對性能的犧牲。在復雜的 FPGA 設計上實現高性能，往往...

2018-12-16 標簽：fpgartl 2k 0

探討一下在UVM中典型的驗證平臺

驗證平臺顧名思義就是為了驗證而存在的。普通意義上來說，如果是IP驗證，當驗證人員拿到設計的某模塊的RTL代碼（DUT，Design Under Test...

2023-06-15 標簽：RTLUVMDUT 2k 0

芯片驗證中的scoreboard分析

在芯片驗證中，我們隨機發(fā)送數據激勵，同時使用scoreboard進行數據完整性檢查。 scoreboard使用的關鍵在于如何啟動檢查以及檢查的內容...

2023-04-28 標簽：數據RTL芯片驗證 2k 0

work庫在VHDL中的特殊用法

VHDL 的一個強大功能是用庫來組織 RTL 的不同部分。通過使用庫，不同的設計人員可以做這個工程中自己負責的那部分工作，而不必擔心會在命名方面與其他設...

2023-08-19 標簽：反相器vhdlRTL 1.9k 0

如何對SoC進行手動FPGA分區(qū)

對SoC芯片要進行FPGA原型驗證，假如設計較大，要將SoC中不同功能模塊或者邏輯模塊分別分配到特定的FPGA，那么對SoC的分割策略尤為重要

2023-04-27 標簽：fpgaSoC芯片RTL 1.9k 0