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RTL在電子科學(xué)中指的是寄存器轉(zhuǎn)換級電路（Register Transfer Level）的縮寫，也叫暫存器轉(zhuǎn)移層次。

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rtl技術(shù)

數(shù)字IC前端設(shè)計(jì)+后端設(shè)計(jì)流程實(shí)現(xiàn)

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2024-01-06 標(biāo)簽：RTL VCS 7.2k 0

如何去實(shí)現(xiàn)一個半加器電路的設(shè)計(jì)呢？

加法器用于兩個數(shù)或者多個數(shù)的加和，加法器又分為半加器（half adder）和全加器（full adder）。

2023-05-22 標(biāo)簽：led燈加法器 RTL 7.2k 0

TTL三態(tài)門輸出電路優(yōu)點(diǎn) TTL三態(tài)門輸出電路圖

TTL三態(tài)門輸出電路是一種重要的接口元件，它能夠提供三種輸出狀態(tài)：高電平、低電平和高阻態(tài)。這種電路在實(shí)現(xiàn)數(shù)字系統(tǒng)之間的連接和數(shù)據(jù)傳輸時起著至關(guān)重要的作用。

2024-02-18 標(biāo)簽：TTL電路逆變器晶體管 7.2k 0

JK觸發(fā)器與T觸發(fā)器的Verilog代碼實(shí)現(xiàn)和RTL電路實(shí)現(xiàn)

JK 觸發(fā)器的 Verilog 代碼實(shí)現(xiàn)和 RTL 電路實(shí)現(xiàn)

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Clock Gating的特點(diǎn)、原理和初步實(shí)現(xiàn)

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偽隨機(jī)數(shù)和真隨機(jī)數(shù)的區(qū)別是什么呢？

隨機(jī)驗(yàn)證中的隨機(jī)其實(shí)都是基于偽隨機(jī)發(fā)生器的，即每次都使用一個唯一的種子生成相應(yīng)的激勵。

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SDC是一個設(shè)計(jì)從RTL到netlist的橋梁，是FE/ME/BE都需要掌握的一項(xiàng)基本技能。通常情況來說，由前端工程師（designer）提供SDC文件...

2023-07-06 標(biāo)簽：EDA工具 RTL DRC 6.7k 0

脫離代碼談芯片驗(yàn)證關(guān)鍵指標(biāo)：覆蓋率

驗(yàn)證覆蓋率（Verification Coverage）的存在是為了試圖回答這樣一個問題：“你怎么知道驗(yàn)證已經(jīng)完成？”

2023-04-17 標(biāo)簽：EDA工具 RTL fsm 6.7k 0

推薦一個Joules里十分好用的小功能—Xreplay.Joules

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Vivado里如何手動調(diào)整編譯順序

通常情況下，一旦創(chuàng)建好Vivado工程，添加了相應(yīng)的RTL文件，Vivado會自動找到設(shè)計(jì)的頂層文件，正確地顯示設(shè)計(jì)層次。在這個過程中，Vivado會自...

2023-01-06 標(biāo)簽：文件 RTL 編譯 6.6k 0

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2020-10-21 標(biāo)簽：RTL design 6.6k 0

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STA是由SDC驅(qū)動的，所以SDC的完整性、正確性和一致性直接決定著綜合、布局布線以及STA的有效性。

2023-06-28 標(biāo)簽：RTL STA SDC 6.6k 0

如何調(diào)試設(shè)計(jì)中的時鐘域交匯問題

本篇博文中的分析是根據(jù)客戶真實(shí)問題撰寫的，該客戶發(fā)現(xiàn)即使時序已得到滿足的情況下，硬件功能仍出現(xiàn)錯誤。最后發(fā)現(xiàn)，問題與時鐘域交匯（Clock Domai...

2021-08-20 標(biāo)簽：寄存器 RTL CDC 6.5k 0

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芯片后仿及SDF反標(biāo)

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