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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

systemverilog中的assertion用法整理

時序電路講究建立時間、保持時間需要留有裕量。這也說明了，在電路中信號的順序以及之間的時序關(guān)系十分重要。

2023-06-06 標簽：Verilog 時序電路 VCS 5.7k 0

使用VCS觀察Verilog二維數(shù)組仿真值的方法

FIR設(shè)計過程中，不可避免使用到reg/wire的二維數(shù)組；

2023-06-06 標簽：FIR Verilog VCS 7.4k 0

邊沿檢測電路設(shè)計

對于8位向量中的每個位，檢測輸入信號何時從一個時鐘周期的0變?yōu)橄乱粋€時鐘周期的1（類似于上升沿檢測）。應(yīng)在從0到1的跳變發(fā)生后的周期內(nèi)設(shè)置輸出位。

2023-06-05 標簽：檢測電路 Verilog 狀態(tài)機 1.6k 0

verilog中的task用法介紹

任務(wù)就是一段封裝在“task-endtask”之間的程序。任務(wù)是通過調(diào)用來執(zhí)行的，而且只有在調(diào)用時才執(zhí)行

2023-06-05 標簽：寄存器 Verilog 全加器 2.8k 0

SystemVerilog實用知識點：覆蓋率之Function Coverage

SystemVerilog是一名芯片驗證工程師，必須掌握的一門語言，其中Function Coverage是必須要懂的知識點之一；

2023-06-04 標簽：Verilog 時鐘 DUT 1.1萬 0

數(shù)字設(shè)計筆試Verilog手撕代碼—累加器

實現(xiàn)累加器的加法器例化的個數(shù)。按照原文大佬的設(shè)計方法，因為數(shù)據(jù)連續(xù)且加法器的延遲周期是2，使用使用一個實現(xiàn)累加，會有一半的數(shù)據(jù)丟失。

2023-06-02 標簽：寄存器 Verilog 加法器 4.6k 0

介紹Verilog的2大類時序控制方法

Verilog 提供了 2 大類時序控制方法：時延控制和事件控制。事件控制主要分為邊沿觸發(fā)事件控制與電平敏感事件控制。

2023-06-02 標簽：Verilog 觸發(fā)器時序控制器 1.9k 0

在Verilog中利用函數(shù)將重復(fù)性的行為級設(shè)計進行提取

在 Verilog 中，可以利用任務(wù)（關(guān)鍵字為 task）或函數(shù)（關(guān)鍵字為 function），將重復(fù)性的行為級設(shè)計進行提取，并在多個地方調(diào)用，來避免重...

2023-06-02 標簽：寄存器 Verilog 數(shù)碼管 2.1k 0

Verilog仿真激勵舉例

Verilog 代碼設(shè)計完成后，還需要進行重要的步驟，即邏輯功能仿真。仿真激勵文件稱之為 testbench，放在各設(shè)計模塊的頂層，以便對模塊進行系統(tǒng)性...

2023-06-02 標簽：寄存器 Verilog C語言 2.5k 0

設(shè)計Verilog時為什么要避免Latch的產(chǎn)生呢？

鎖存器（Latch），是電平觸發(fā)的存儲單元，數(shù)據(jù)存儲的動作取決于輸入時鐘（或者使能）信號的電平值。僅當鎖存器處于使能狀態(tài)時，輸出才會隨著數(shù)據(jù)輸入發(fā)生變化。

2023-06-02 標簽：FPGA設(shè)計寄存器 Verilog 3.5k 0

談?wù)刅erilog/System Verilog和C的幾種交互模式

PLI全稱 Program Language Interface，程序員可以通過PLI在verilog中調(diào)用C函數(shù)，這種訪問是雙向的。

2023-06-01 標簽：編碼器 Verilog TLM 2.8k 0

Verilog任務(wù)與函數(shù)的區(qū)別

和函數(shù)一樣，任務(wù)（task）可以用來描述共同的代碼段，并在模塊內(nèi)任意位置被調(diào)用，讓代碼更加的直觀易讀。

2023-06-01 標簽：Verilog 時序控制器 CLK 2.4k 0

用Verilog函數(shù)實現(xiàn)一個數(shù)據(jù)大小端轉(zhuǎn)換的功能

2023-06-01 標簽：寄存器 Verilog 數(shù)碼管 3k 0

Verilog編碼風(fēng)格的建議

良好的編碼風(fēng)格，有助于代碼的閱讀、調(diào)試和修改。雖然 Verilog 代碼可以在保證語法正確的前提下任意編寫，但是潦草的編碼風(fēng)格往往是一錘子買賣。

2023-06-01 標簽：寄存器 Verilog RTL 1.6k 0

Verilog狀態(tài)機的類型

有限狀態(tài)機（Finite-State Machine，F(xiàn)SM），簡稱狀態(tài)機，是表示有限個狀態(tài)以及在這些狀態(tài)之間的轉(zhuǎn)移和動作等行為的數(shù)學(xué)模型。

2023-06-01 標簽：Verilog RTL 有限狀態(tài)機 3k 0

Verilog數(shù)值轉(zhuǎn)換知識總結(jié)

本節(jié)主要對有符號數(shù)的十進制與二進制表示以及一些數(shù)值變換進行簡單的總結(jié)。

2023-06-01 標簽：二進制 Verilog 2k 0

Verilog中阻塞和非阻塞賦值金規(guī)

對于VerilogHDL語言中，經(jīng)常在always模塊中，面臨兩種賦值方式：阻塞賦值和非阻塞賦值。對于初學(xué)者，往往非常迷惑這兩種賦值方式的用法，本章節(jié)主...

2023-06-01 標簽：模塊 Verilog HDL 3.1k 0

談?wù)剆ystem Verilog 和C的交互

PLI全稱 Program Language Interface，程序員可以通過PLI在verilog中調(diào)用C函數(shù)，這種訪問是雙向的。這些用戶定義的系統(tǒng)...

2023-05-31 標簽：cpu Verilog c函數(shù) 1.1k 0

Verilog除法器設(shè)計

取被除數(shù)的高幾位數(shù)據(jù)，位寬和除數(shù)相同（實例中是 3bit 數(shù)據(jù)）。

2023-05-30 標簽：寄存器 Verilog 除法器 2k 0

Verilog時鐘分頻知識總結(jié)

采用觸發(fā)器反向輸出端連接到輸入端的方式，可構(gòu)成簡單的 2 分頻電路。

2023-05-30 標簽：邏輯電路 Verilog 計數(shù)器 3.2k 0

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