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標(biāo)簽 > verilog
Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。
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如何使用verilog參數(shù)和generate語句來編寫可重用的verilog代碼？
與大多數(shù)編程語言一樣，我們應(yīng)該嘗試使盡可能多的代碼可重用。這使我們能夠減少未來項目的開發(fā)時間，因為我們可以更輕松地將代碼從一個設(shè)計移植到另一個設(shè)計。
最近ChatGPT大火，成功破圈，到底是什么？怎么使用？ 簡單說，它是一個模型，一個語言模型！ **它是以對話方式與人進(jìn)行交互的AI語言模型...
這里的面積指一個設(shè)計消耗 FPGA/CPLD 的邏輯資源的數(shù)量，對于 FPGA 可以用消耗的 FF(觸發(fā)器)和 LUT(查找表)來衡量，更一般的衡量方式...
在SpinalHDL中使用之前已有的Verilog等代碼的時候需要將這些代碼包在一個BlackBox里面，但是如果這些代碼里面有時鐘和復(fù)位，我們需要怎么...
使用Verilog編寫好了功能模塊以及對應(yīng)的testbench之后，一般需要對其功能進(jìn)行仿真測試。由于工作場合、必須使用正版軟件，然而ModelSim的...
示例中，在頂層top_tb中例化了兩個module（h1和h2），例化名分別是top_tb和u2，其中h1中又例化了h2，也就是h2在頂層top_tb和...
ISP模塊中的同樣功能，兩份代碼，仿真功能都是OK的，區(qū)別是多打了一拍。
最近在看verilog代碼時發(fā)現(xiàn)如下寫法a[x*2+:4]這樣的寫法，后來花了一點(diǎn)時間了解到，該寫法稱為向量的部分選擇，還語法在verilog-2001...
2023-04-25 標(biāo)簽：Verilog 2.7k 0
基于Verilog的分?jǐn)?shù)分頻電路設(shè)計
上一篇文章時鐘分頻系列——偶數(shù)分頻/奇數(shù)分頻/分?jǐn)?shù)分頻，IC君介紹了各種分頻器的設(shè)計原理，其中分?jǐn)?shù)分頻器較為復(fù)雜，這一篇文章IC君再跟大家聊聊分?jǐn)?shù)分頻的...
偶數(shù)分頻/奇數(shù)分頻/分?jǐn)?shù)分頻詳解
時鐘分頻電路(分頻器)在IC設(shè)計中經(jīng)常會用到，其目的是產(chǎn)生不同頻率的時鐘，滿足系統(tǒng)的需要。 比如一個系統(tǒng)，常規(guī)操作都是在1GHz時鐘下完成，突然要執(zhí)行...
FPGA學(xué)習(xí)經(jīng)驗總結(jié)
從大學(xué)時代第一次接觸FPGA至今已有10多年的時間，至今記得當(dāng)初第一次在EDA實驗平臺上完成數(shù)字秒表、搶答器、密碼鎖等實驗時那個興奮勁。當(dāng)時由于沒有接觸...
串口的全程為串行接口，也稱為串行通信接口，是采用串行通信方式的擴(kuò)展接口。與串口對應(yīng)的并行接口，例如高速AD和DA，
X態(tài)如何通過RTL級和門級仿真模型中的邏輯進(jìn)行傳播呢？
在Verilog中，IC設(shè)計工程師使用RTL構(gòu)造和描述硬件行為。但是RTL代碼中的一些語義，并不能夠準(zhǔn)確地為硬件行為建模。
SystemVerilog Interface是modport的一種，但比簡單的輸入、輸出或輸入輸出端口的功能更多。
各位ICer在工作的過程當(dāng)中，無論是前后端，都會使用各種常見的腳本語言如：shell，python，perl，tcl等等用于文件的處理，case測試，工...
在電子產(chǎn)品中我們會經(jīng)常用到按鍵，比如電腦的鍵盤，手機(jī)的按鍵等等，按鍵就是人機(jī)交互的一種工具。 本文使用 FPGA 程序來檢測與按鍵對應(yīng)的 I/O口的電平...
2023-04-18 標(biāo)簽：fpga電子產(chǎn)品led燈 3.2k 0
我們在上一篇文章中已經(jīng)看到了如何使用程序塊（例如 always 塊來編寫按順序執(zhí)行的 verilog 代碼。
在這篇文章中，我們討論了可以在verilog中使用的不同類型的循環(huán) - for循環(huán)，while循環(huán)，forever循環(huán)和repeat循環(huán)。
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