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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結構和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術

國外大學的FPGA開發(fā)項目盤點

據(jù)我了解，目前國內(nèi)很多大學是沒有開設FPGA相關課程的，所以很多同學都是自學，但是自學需要一定的目標和項目，今天我們就去看看常春藤盟校Cornell U...

2023-12-22 標簽：fpga Verilog 2.4k 0

Verilog實現(xiàn)DDS正弦波發(fā)生器

DDS 同 DSP（數(shù)字信號處理）一樣，是一項關鍵的數(shù)字化技術。DDS 是直接數(shù)字式頻率合成器（Direct Digital Synthesizer）的...

2023-12-22 標簽：合成器正弦波發(fā)生器 Verilog 2.7k 0

找verilog bug的利器—notepad++介紹

相信大家寫verilog代碼的時候，都會用到notepad++，大家也知道notepad++可以和vivado關聯(lián)使用，這樣寫起工程代碼的時候，調(diào)試很方便。

2023-12-21 標簽：Verilog Vivado 4.4k 0

芯片后仿之SDF 3.0解析

SDF文件是在VCS/NC-Verilog后仿真運行時將STD/IO/Macro門級verilog中specify的延遲信息替換為QRC/Star-RC...

2023-12-18 標簽：芯片仿真 Verilog 3.3k 0

Fpga Verilog SDRAM模塊—單字讀寫案例

筆者與SDRAM有段不短的孽緣，它作為冤魂日夜不斷糾纏筆者。筆者嘗試過許多方法將其退散，不過屢試屢敗的筆者，最終心情像橘子一樣橙。

2023-12-15 標簽：fpga SDRAM Verilog 2.7k 0

IC設計：Verilog是如何實現(xiàn)RR輪詢調(diào)度的？

在設計中，我們經(jīng)常會用到RR（Round-Robin,RR）輪詢調(diào)度，用于保證在一個時間段內(nèi)的多個請求信號都能得到公平響應。

2023-12-13 標簽：寄存器 IC設計 Verilog 3.4k 0

verilog中數(shù)據(jù)的符號屬性（有符號數(shù)和無符號數(shù)）探究根源

為了省流，還是先甩結論。有符號數(shù)和無符號數(shù)的最本質(zhì)區(qū)別就是：符號位的識別和高位拓展。除此之外，另一個區(qū)別就是從人的角度如何如何讀這個數(shù)，或者說$disp...

2023-12-10 標簽：Verilog 運算符號 3.3k 0

淺談Verilog中casex語句

代碼如下，大家看到這個代碼有什么體會？綜合會有什么Warning？

2023-12-07 標簽：仿真 Verilog 代碼 2.4k 0

FPGA入門篇：Verilog計數(shù)器

Verilog HDL是一種硬件描述語言，以文本形式來描述數(shù)字系統(tǒng)硬件的結構和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數(shù)字邏輯系統(tǒng)所完...

2023-12-07 標簽：fpga Verilog Verilog HDL 4.6k 0

verilog中有符號數(shù)和無符號數(shù)的本質(zhì)探究

不知道有沒有人像我一樣，長久以來將verilog中的有符號數(shù)視為不敢觸碰的禁區(qū)。

2023-12-04 標簽：仿真器 Verilog VCS 2.5k 0

布斯算法（Booth Algorithm）乘法器的Verilog實現(xiàn)

Booth 的算法檢查有符號二的補碼表示中 'N'位乘數(shù) Y 的相鄰位對，包括低于最低有效位 y?1 = 0 的隱式位。

2023-12-04 標簽：寄存器 Verilog 乘法器 5.4k 0

講一講芯片設計中的verilog是什么

相信不少人都聽過verilog這個詞，今天我就想講一講我所理解的verilog是什么。

2023-12-04 標簽：寄存器芯片設計 Verilog 2.6k 0

使用SystemVerilog調(diào)試布局方法

System Verilog調(diào)試布局由三部分組成。左上角Design Browser，可以訪問仿真對象，右上角為Source Browser，用來展示源...

2023-12-02 標簽：Verilog Layout Xcelium 2.3k 0

Verilog代碼：if-else和case的電路結構和區(qū)別

每個if-else就是一個2選1mux器。當信號有明顯優(yōu)先級時，首先要考慮if-else，但是if嵌套過多也會導致速度變慢；if語句結構較慢，但占用面積...

2023-11-29 標簽：Verilog D觸發(fā)器代碼 6.4k 0

分享一些SystemVerilog的coding guideline

本文分享一些SystemVerilog的coding guideline。

2023-11-22 標簽：二進制 Verilog 數(shù)字電路 1.6k 0

如何設計一個參數(shù)化的數(shù)據(jù)選擇器

在FPGA設計中，大部分情況下我們都得使用到數(shù)據(jù)選擇器。并且為了設計參數(shù)化，可調(diào)，通常情況下我們需要一個參數(shù)可調(diào)的數(shù)據(jù)選擇器，比如M選1，M是可調(diào)的參數(shù)。

2023-11-20 標簽：FPGA設計 Verilog 數(shù)據(jù)選擇器 2.3k 0

淺談Verilog HDL代碼編寫風格

消失了好久，沒有寫文章，也沒有做筆記，因為最近再趕一個比賽，時間很緊，昨天周六終于結束了，所以趁著周末這會兒有時間，寫點東西，記錄下來。首先我學習FPG...

2023-11-20 標簽：fpga Verilog HDL 1.6k 0

基于Feature架構設計的百兆以太網(wǎng)交換機項目

第二代交換機有更豐富的feature，更貼近真正使用的功能，除rtl代碼，詳細設計文檔外，還會包括驗證環(huán)境、驗證代碼，最后項目完成后，會全部開源供大家學...

2023-11-20 標簽：fpga 以太網(wǎng)交換機 1.5k 0

現(xiàn)在公司里做設計是用SV還是Verilog？

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該CRC-8的生成多項式為G(D)=D8+D2+D+1，對CRC進行簡化表示時可以忽略最高位的D8，結合圖示中三個異或運算的位置更容易理解生成多項式，8...

2023-11-12 標簽：寄存器 crc Verilog 8.9k 0

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