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　　Vivado設計套件，是FPGA廠商賽靈思公司2012年發(fā)布的集成設計環(huán)境。包括高度集成的設計環(huán)境和新一代從系統(tǒng)到IC級的工具，這些均建立在共享的可擴展數(shù)據(jù)模型和通用調試環(huán)境基礎上。

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vivado技術

vivado中的IP調用 vivado HLS的幀差圖像實現(xiàn)

由目標運動引起的運動變化區(qū)域包括運動目標在前后兩幀中的共同位置(圖中黑色區(qū)域)、在當前幀中新顯露出的背景區(qū)域和新覆蓋的背景區(qū)域三部分。

2018-04-20 標簽：ip vivado 5k 0

雙口RAM概述及Vivado RAM IP核應用

雙口RAM概述雙口RAM（dual port RAM）在異構系統(tǒng)中應用廣泛，通過雙口RAM，不同硬件架構的芯片可以實現(xiàn)數(shù)據(jù)的交互，從而實現(xiàn)通信。

2018-03-21 標簽：雙口ram vivado 1.4萬 0

Vivado將模塊封裝為IP的方法介紹

在給別人用自己的工程時可以封裝IP，Vivado用封裝IP的工具，可以得到像xilinx的ip一樣的可以配置參數(shù)的IP核，但是用其他工程調用后發(fā)現(xiàn)還是能...

2018-06-26 標簽：ip vivado 9.2k 0

Vivado之TCL腳本語言基本語法介紹

TCL腳本語言 Tcl（Tool Command Language）是一種很通用的腳本語言，它幾乎在所有的平臺上都可以解釋運行，而且VIVADO也提供了...

2018-04-11 標簽：tcl vivado 1.1萬 0

使用Vivado 2015.4在Nexys4 DDR開發(fā)板上實現(xiàn)DDR的讀寫例程

最近項目需要用到DDR，于是在網(wǎng)上找相關資料，發(fā)現(xiàn)網(wǎng)上關于Xilinx DDR的資料不多，而且比較老，官方文檔又是純英文，且超級長。所以筆者寫了這篇文章...

2018-06-28 標簽：ddr vivado 1.9萬 0

Xilinx Vivado HLS中Floating-Point（浮點）設計介紹

盡管通常Fixed-Point（定點）比Floating-Point（浮點）算法的FPGA實現(xiàn)要更快，且面積更高效，但往往有時也需要Floating-P...

2018-01-12 標簽：xilinx vivado 1.2萬 0

基于TXMC638的詳細功能介紹

TEWS科技的TXMC638型號24通道，16位，每通道5M樣本/秒采樣率的XMC卡將24個ADC通道 (采用凌力爾特LTC2323-16 模數(shù)轉換芯片...

2017-12-23 標簽：fpga 采集系統(tǒng)vivado 6.3k 0

賽靈思Vivado開發(fā)套件與IP核的原理作用分析

IP核（IP Core） Vivado中有很多IP核可以直接使用，例如數(shù)學運算（乘法器、除法器、浮點運算器等）、信號處理（FFT、DFT、DDS等）。I...

2017-11-28 標簽：fpga ip vivado 2.4k 0

賽靈思Vivado設計套件震撼登場

Vivado設計套件終于震撼登場,賽靈思采用先進的 EDA技術和方法，提供了全新的工具套件，可顯著提高設計生產(chǎn)力和設計結果質量，使設計者更好、更快地創(chuàng)建...

2017-11-24 標簽：eda zynq vivado 2.5k 0

了解Vivado設計套件集成能力的九大理由分析

理由一：突破器件密度極限：在單個器件中更快速集成更多功能；理由二：Vivado以可預測的結果提供穩(wěn)健可靠的性能和低功耗；理由三：Vivado設計套件提供...

2017-11-22 標簽：vivado 2.4k 0

Vivado使用誤區(qū)與進階——在Vivado中實現(xiàn)ECO功能

關于Tcl在Vivado中的應用文章從Tcl的基本語法和在Vivado中的應用展開，介紹了如何擴展甚至是定制FPGA設計實現(xiàn)流程后，引出了一個更細節(jié)的應...

2017-11-18 標簽：fpga eco vivado 5.9k 0

未擴展時鐘揭秘

時鐘擴展對使用賽靈思Vivado設計套件的工程師來說是一個很大的挑戰(zhàn)，但不是一個不可逾越的障礙。隨著越來越多的賽靈思用戶開始使用Vivado?設計套件，...

2017-11-18 標簽：時鐘 vivado 1.1k 0

基于FPGA時序優(yōu)化設計

現(xiàn)有的工具和技術可幫助您有效地實現(xiàn)時序性能目標。當您的FPGA 設計無法滿足時序性能目標時，其原因可能并不明顯。解決方案不僅取決于FPGA 實現(xiàn)工具為滿...

2017-11-18 標簽：fpga vivado 4k 0

在Vivado下利用Tcl實現(xiàn)IP的高效管理

在Vivado下，有兩種方式管理IP。一種是創(chuàng)建FPGA工程之后，在當前工程中選中IP Catalog，生成所需IP，這時相應的IP會被自動添加到當前工...

2017-11-18 標簽：ip tcl vivado 6.2k 0

XDC路徑的鑒別、分析和約束方法

我們知道XDC與UCF的根本區(qū)別之一就是對跨時鐘域路徑（CDC）的缺省認識不同，那么碰到FPGA設計中常見的CDC路徑，到底應該怎么約束，在設計上又要注...

2017-11-18 標簽：fpga cdc vivado 7.1k 0

XDC的時鐘約束及優(yōu)勢

Xilinx?的新一代設計套件 Vivado 中引入了全新的約束文件 XDC，在很多規(guī)則和技巧上都跟上一代產(chǎn)品 ISE 中支持的 UCF 大不相同，給使...

2017-11-18 標簽：tcl vivado xdc 4.2k 0

Tcl在Vivado中的基礎應用

Xilinx的新一代設計套件Vivado相比上一代產(chǎn)品ISE，在運行速度、算法優(yōu)化和功能整合等很多方面都有了顯著地改進。但是對初學者來說，新的約束語言X...

2017-11-18 標簽：tcl vivado 5.5k 0

在Vivado下利用Tcl腳本對綜合后的網(wǎng)表進行編輯過程

在ISE下，對綜合后的網(wǎng)表進行編輯幾乎是不可能的事情，但在Vivado下成為可能。Vivado對Tcl的支持，使得Tcl腳本在FPGA設計中有了用武之地...

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基于FPGA的Vivado功耗估計和優(yōu)化

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2017-11-18 標簽：Xilinx vivado 8.1k 0

Vivado Hls 設計分析（二）

在使用高層次綜合，創(chuàng)造高質量的RTL設計時，一個重要部分就是對C代碼進行優(yōu)化。Vivado Hls總是試圖最小化loop和function的latenc...

2017-11-16 標簽：vivado pipelined 4.3k 0

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