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標(biāo)簽 > xilinx
Xilinx是全球領(lǐng)先的可編程邏輯完整解決方案的供應(yīng)商。Xilinx研發(fā)、制造并銷售范圍廣泛的高級(jí)集成電路、軟件設(shè)計(jì)工具以及作為預(yù)定義系統(tǒng)級(jí)功能的IP(Intellectual Property)核。
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FDRE代表一個(gè)單D型觸發(fā)器,含的有五個(gè)信號(hào)分別為: 數(shù)據(jù)(data,D)、時(shí)鐘使能(Clock enable,CE)、時(shí)鐘(Clock)、同步復(fù)位(...
【ZYNQ Ultrascale+ MPSOC FPGA教程】第八章FPGA片內(nèi)FIFO讀寫測(cè)試實(shí)驗(yàn)
FIFO: First in, First out代表先進(jìn)的數(shù)據(jù)先出,后進(jìn)的數(shù)據(jù)后出。Xilinx在VIVADO里為我們已經(jīng)提供了FIFO的IP核, 我...
【ZYNQ Ultrascale+ MPSOC FPGA教程】第一章MPSoC芯片介紹
原創(chuàng)聲明: 本原創(chuàng)教程由芯驛電子科技(上海)有限公司(ALINX)創(chuàng)作,版權(quán)歸本公司所有,如需轉(zhuǎn)載,需授權(quán)并注明出處。 適用于板卡型號(hào): AXU2CGA...
HLS優(yōu)化設(shè)計(jì)中pipeline以及unroll指令:細(xì)粒度并行優(yōu)化的完美循環(huán)
HLS 優(yōu)化設(shè)計(jì)的最關(guān)鍵指令有兩個(gè):一個(gè)是流水線 (pipeline) 指令,一個(gè)是數(shù)據(jù)流(dataflow) 指令。正確地使用好這兩個(gè)指令能夠增強(qiáng)算法...
fpga開發(fā)板使用教程之在K7上用Ibert實(shí)現(xiàn)基本的GTX測(cè)試
GTX、GTH等具體是什么就不多介紹了,網(wǎng)上有很多。寫這個(gè)的目的,就是當(dāng)收到FPGA板卡后,要判斷本板的高速串行總線是否能夠應(yīng)用,那就需要做基本的功能測(cè)...
AD9361+ ZYNQ軟件無線電平臺(tái)搭建實(shí)例
TLZ7xH-EVM評(píng)估板接口資源豐富,引出雙路千兆網(wǎng)口、四路SFP+光口、雙路CameraLink、HDMI、FMC、PCIe、USB、Micro S...
2020-12-10 標(biāo)簽:智能電網(wǎng)Xilinx無線電 4.5k 0
嵌入式Linux系統(tǒng)CPU控制常見辦法測(cè)試
01 測(cè)試環(huán)境 Xilinx ZCU106 單板 Xilinx VCU TRD2020.1 02 介紹 嵌入式Linux系統(tǒng)中,Linux直接管理所有C...
基于XilinxVirtex?-6FPGA 11.18 Gbps收發(fā)器的高速互操作性
AFBR-703SDZ收發(fā)器是Avago的SFP + SR系列的一部分。AFBR-701ASDZ是其SFP + LR系列的一部分。本應(yīng)用筆記介紹了Ava...
Head Unit 的主機(jī)的系統(tǒng)架構(gòu)全面解析
MGU 是由哈曼生產(chǎn),這個(gè)系統(tǒng)是和 RAM(Receiver Audio Module)一起使用的,是由 1 塊主板組成。
基于FPGA 的SHA-256 安全認(rèn)證設(shè)計(jì)
Alcatraz (MAXREFDES34#) 子系統(tǒng)提供了一個(gè)參考設(shè)計(jì),用于保護(hù) Xilinx FPGA 以保護(hù) IP 并防止附加的外設(shè)偽造。該系統(tǒng)在...
ARM與FPGA通過高速通信接口快速進(jìn)行數(shù)據(jù)交換,可滿足各種工業(yè)現(xiàn)場(chǎng)應(yīng)用場(chǎng)景。
如何解決FPGA引腳與LVDS信號(hào)相連時(shí)兼容性的問題
很多工程師在使用Xilinx開發(fā)板時(shí)都注意到了一個(gè)問題,就是開發(fā)板中將LVDS的時(shí)鐘輸入(1.8V電平)連接到了VCCO=2.5V或者3.3V的Bank...
基于Virtex-5 LX110驗(yàn)證平臺(tái)實(shí)現(xiàn)FPGA性能的硬件系統(tǒng)設(shè)計(jì)
目前ASIC設(shè)計(jì)的規(guī)模在不斷擴(kuò)大、復(fù)雜度在不斷增加,與此同時(shí),日益激烈的競爭使得今天的電子產(chǎn)品市場(chǎng)對(duì)產(chǎn)品進(jìn)入市場(chǎng)的時(shí)間極為敏感。如何提高驗(yàn)證的效率已成為...
當(dāng)我們安裝好Vivado 的時(shí)候,也同時(shí)裝好了Vivado HLS.。 這是個(gè)什么東西?我就有一種想一探究的感覺。網(wǎng)上一查,Vivado High-Le...
2020-10-14 標(biāo)簽:FPGA設(shè)計(jì)XilinxC++ 4.4k 0
DDR3 SDRAM控制器IP核的寫命令和寫數(shù)據(jù)間關(guān)系講解
1. 背景 這篇文章主要介紹了DDR3IP核的寫實(shí)現(xiàn)。 2. 寫命令和數(shù)據(jù)總線介紹 DDR3 SDRAM控制器IP核主要預(yù)留了兩組總線,一組可以直接綁定...
ZYNQ SOC案例開發(fā):網(wǎng)絡(luò)調(diào)試助手+W5500協(xié)議棧芯片
在上一篇該系列博文中講解了MATLAB待處理數(shù)據(jù)寫入.bin二進(jìn)制數(shù)據(jù)文件的過程,接下來需要將數(shù)據(jù)通過以太網(wǎng)發(fā)送到ZYNQ驗(yàn)證平臺(tái)。之前了解過Xilin...
Xilinx Ten Giga Sub System IP生成詳細(xì)步驟
IP核描述 10 Giga Ethernet Sub System , 參考文檔PG157: https://www.xilinx.com/suppor...
基于FPGA的ASIC協(xié)同原型驗(yàn)證設(shè)計(jì)方案
鑒于芯片設(shè)計(jì)的復(fù)雜度提升, 成功設(shè)計(jì)一個(gè)芯片所牽扯的步驟與過程也愈加復(fù)雜,所需花費(fèi)的資金也成倍增加,一個(gè)典型的芯片開發(fā)項(xiàng)目的周期和花銷如下所示 ? ? ...
基于PCIE(mcap)的部分可重構(gòu)實(shí)現(xiàn)方案
本博文主要是對(duì)基于PCIE(mcap)的部分可重構(gòu)實(shí)現(xiàn)的步驟做一個(gè)簡單的演示,如有錯(cuò)誤之處,歡迎批評(píng)指正。值得說明的是,基于PCIE的部分可重構(gòu)需在ul...
FPGA實(shí)現(xiàn)基于Vivado的BRAM IP核的使用
? Xilinx公司的FPGA中有著很多的有用且對(duì)整個(gè)工程很有益處的IP核,比如數(shù)學(xué)類的IP核,數(shù)字信號(hào)處理使用的IP核,以及存儲(chǔ)類的IP核,本篇文章主...
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