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標(biāo)簽 > xilinx
Xilinx是全球領(lǐng)先的可編程邏輯完整解決方案的供應(yīng)商。Xilinx研發(fā)、制造并銷售范圍廣泛的高級(jí)集成電路、軟件設(shè)計(jì)工具以及作為預(yù)定義系統(tǒng)級(jí)功能的IP(Intellectual Property)核。
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Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)(基礎(chǔ)篇)連載22:Spartan
除了豐富的時(shí)鐘網(wǎng)絡(luò)以外,Xilinx還提供了強(qiáng)大的時(shí)鐘管理功能,提供更多更靈活的時(shí)鐘。Xilinx在時(shí)鐘管理上不斷改進(jìn),從Virtex-4的純數(shù)字管理單...
在遠(yuǎn)程更新的時(shí)候,有時(shí)候需要雙鏡像來(lái)保護(hù)設(shè)計(jì)的穩(wěn)定性。在進(jìn)行更新設(shè)計(jì)的時(shí)候,只更新一個(gè)鏡像,另一個(gè)鏡像在部署之前就測(cè)試過(guò)沒(méi)問(wèn)題并不再更新。當(dāng)更新出錯(cuò)時(shí),...
對(duì)設(shè)計(jì)者很通常的情況是花費(fèi)幾天或幾周的時(shí)間圍繞一個(gè)設(shè)計(jì)來(lái)滿足時(shí)序,甚至多半利用上面描述的自動(dòng)種子變化,只面對(duì)可以起伏通過(guò)已有布局的小改變和時(shí)序特性完全改變。
使用Zynq平臺(tái)進(jìn)行嵌入式軟件和FPGA設(shè)計(jì)時(shí)有哪些挑戰(zhàn)
本文介紹了在AMD Xilinx Zynq平臺(tái)上實(shí)現(xiàn)嵌入式軟件和FPGA設(shè)計(jì)的集成工作流程,使用Simulink進(jìn)行Zynq模型設(shè)計(jì),以及使用HDL協(xié)同...
如何在IP集成器中將單工TX/RX核合并到多個(gè)Quad
要為 Versal 的多個(gè) Quad 創(chuàng)建收發(fā)器設(shè)置,建議從 Transceiver Bridge IP 開(kāi)始,在其中選擇所需的設(shè)置,然后交由 Viva...
AXI學(xué)習(xí)路線,從握手協(xié)議開(kāi)始
對(duì) AXI master的全面討論變得困難。我還沒(méi)有(還)想出如何簡(jiǎn)化材料來(lái)寫一篇關(guān)于如何構(gòu)建通用 AXI master器的帖子,這已經(jīng)夠難了——通常來(lái)...
無(wú)任是用CPU作為系統(tǒng)的主要器件,還是用FPGA作為系統(tǒng)的主要器件,系統(tǒng)設(shè)計(jì)中首先要考慮到的問(wèn)題就是處理器的啟動(dòng)加載問(wèn)題。
“全局時(shí)鐘和第二全局時(shí)鐘資源”是FPGA同步設(shè)計(jì)的一個(gè)重要概念。合理利用該資源可以改善設(shè)計(jì)的綜合和實(shí)現(xiàn)效果;如果使用不當(dāng),不但會(huì)影響設(shè)計(jì)的工作頻率和穩(wěn)定...
FPGA設(shè)計(jì)全流程:ModelsimSynplify.ProISE
介紹如何編譯HDL必須的Xilinx庫(kù)和結(jié)構(gòu)仿真。創(chuàng)建將被編譯庫(kù)的目錄在編譯庫(kù)之前,最好先建立一個(gè)目錄(事實(shí)上必須建立一個(gè)目錄),步驟如下
2017-02-11 標(biāo)簽:FPGAFPGA設(shè)計(jì)Xilinx 1.6k 0
基于Xilinx Virtex-5-FXT中的APU簡(jiǎn)化汽車多媒體系統(tǒng)設(shè)計(jì)方案詳解
汽車多媒體系統(tǒng)面臨著嚴(yán)峻的技術(shù)挑戰(zhàn):如何在漫長(zhǎng)的整個(gè)產(chǎn)品壽命周期中實(shí)現(xiàn)系統(tǒng)的可升級(jí)性?轎車和卡車的壽命通常都在十年以上。這就使汽車多媒體系統(tǒng)難以跟上消...
采用Xilinx ML507評(píng)估平臺(tái)的APU增強(qiáng)型FPGA設(shè)計(jì)
我們?cè)诖颂峁┰敿?xì)信息,說(shuō)明Missing Link電子公司的工程師是如何為我們的示例設(shè)計(jì)生成必要文件的,以及如何使用這些文件在Xilinx ML507評(píng)...
FPGA技術(shù)高頻疲勞試驗(yàn)機(jī)控制器
高頻疲勞試驗(yàn)機(jī)控制系統(tǒng)的總體結(jié)構(gòu),下位機(jī)是整個(gè)高頻疲勞試驗(yàn)機(jī)控制器的核心。用于實(shí)現(xiàn)產(chǎn)生控制試驗(yàn)機(jī)的控制信號(hào)和數(shù)據(jù),反饋信號(hào)的處理,以及和上位機(jī)進(jìn)行數(shù)據(jù)通信。
在FPGA開(kāi)發(fā)中盡量避免全局復(fù)位的使用?(1)
最近幾天讀了Xilinx網(wǎng)站上一個(gè)很有意思的白皮書(white paper,wp272.pdf),名字叫《Get Smart About Reset:T...
Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)(基礎(chǔ)篇)連載38:Spartan
PlanAhead允許導(dǎo)入多種不同類型的源文件,包括HDL和NGC核。在RTL編輯器中可以打開(kāi)、編輯、開(kāi)發(fā)RTL源文件。下面我們介紹【Sources】源...
FPGA 所能應(yīng)用的領(lǐng)域大概可以分成六大類,下面聽(tīng)我一一道來(lái)。
2023-08-09 標(biāo)簽:fpgaXilinx通信系統(tǒng) 1.5k 0
串行背板技術(shù)面臨新挑戰(zhàn) Xilinx推出串行背板解決方案
盡管串行技術(shù)的應(yīng)用已日益普遍,但許多設(shè)計(jì)挑戰(zhàn)依然橫亙?cè)谠O(shè)計(jì)人員面前。背板子系統(tǒng)是整個(gè)系統(tǒng)的“心臟”,它必須能夠在板卡間提供可靠的信號(hào)傳輸。因此,在背板設(shè)...
Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)(基礎(chǔ)篇)連載23:Spartan
Virtex-6中嵌入BRAM,大大拓展了FPGA的應(yīng)用范圍和應(yīng)用的靈活性。BRAM可被配置為單端口RAM、雙端口RAM、內(nèi)容地址存儲(chǔ)器(CAM)以及F...
基于FPGA的硬件引腳分配設(shè)計(jì)總結(jié)
一個(gè)GT Quad由四個(gè)GT車道組成。為PCIe IP選擇GT Quads時(shí),Xilinx建議您在最靠近PCIe硬塊的地方使用GT Quad。雖然這不是...
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