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標(biāo)簽 > xilinx
Xilinx是全球領(lǐng)先的可編程邏輯完整解決方案的供應(yīng)商。Xilinx研發(fā)、制造并銷(xiāo)售范圍廣泛的高級(jí)集成電路、軟件設(shè)計(jì)工具以及作為預(yù)定義系統(tǒng)級(jí)功能的IP(Intellectual Property)核。
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新型RFSoC器件能將功耗和封裝尺寸減少50-75%,對(duì)高效部署5G Massive-MIMO無(wú)線電和毫米波無(wú)線回傳至關(guān)重要
在開(kāi)發(fā)一個(gè)加速程序的之前,有一個(gè)很重要的步驟:正確設(shè)計(jì)程序架構(gòu)。開(kāi)發(fā)人員需要明確軟件應(yīng)用程序中哪一部分是需要硬件加速的,并且它多少的并行量,以保證硬件加...
Multi-Scaler IP的Linux示例以及Debug(下)
設(shè)置好 2022.2 Petalinux 環(huán)境。使用 2022.2 ZCU06 BSP,創(chuàng)建 Petalinux 工程:
ZedBoard上的點(diǎn)燈簽名實(shí)驗(yàn)(二):創(chuàng)建自定義IP
如果想使用Xilinx組件從頭開(kāi)始創(chuàng)建嵌入式工程,一般是從PlanAhead開(kāi)始,然后啟動(dòng)XPS。
在 FPGA 設(shè)計(jì)進(jìn)程中,時(shí)序收斂無(wú)疑是一項(xiàng)艱巨的任務(wù)。低估這項(xiàng)任務(wù)的復(fù)雜性常常導(dǎo)致工作規(guī)劃面臨無(wú)休止的壓力。賽靈思提供了諸多工具,用于幫助縮短時(shí)序收斂...
Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)(基礎(chǔ)篇)連載30:Spartan
Xilinx針對(duì)不同類(lèi)型的調(diào)試IP核,提供了不同的核生成器。本節(jié)重點(diǎn)介紹Xilinx Core Generator Tool(Xilinx IP核生成器...
LX9 Microboard之初試手試用初體驗(yàn)(1)
本人屬應(yīng)屆畢業(yè)生,進(jìn)入公司發(fā)現(xiàn)公司用的的fpga幾乎全是xilinx的,幾乎都是是和無(wú)線通信有關(guān)。
2017-02-11 標(biāo)簽:TIXilinxMicroboard 1.2k 0
SDSoC開(kāi)發(fā)環(huán)境給開(kāi)發(fā)機(jī)器視覺(jué)系統(tǒng)提供的優(yōu)勢(shì)
開(kāi)發(fā)機(jī)器視覺(jué)系統(tǒng)通常需要大量的時(shí)間來(lái)設(shè)計(jì)能執(zhí)行所有重要圖像采集及處理功能的電子產(chǎn)品。通常需要兩年多的時(shí)間,這會(huì)給攝像機(jī)及系統(tǒng)制造商的上市進(jìn)程與產(chǎn)品規(guī)劃帶...
2018-06-25 標(biāo)簽:xilinx機(jī)器視覺(jué)sdsoc 1.2k 0
自動(dòng)刪除SDK/Vitis下驅(qū)動(dòng)程序的舊版本的Linux腳本
Xilinx的開(kāi)發(fā)工具SDK/Vitis都可以自動(dòng)根據(jù)Vivado設(shè)計(jì),創(chuàng)建軟件工程,自動(dòng)配置各個(gè)外部設(shè)備的驅(qū)動(dòng)程序。為了兼容舊版本工程,SDK/Vit...
2022-08-02 標(biāo)簽:LinuxXilinx驅(qū)動(dòng)程序 1.2k 0
Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)(基礎(chǔ)篇)連載33:Spartan
下面通過(guò)一個(gè)簡(jiǎn)單8位計(jì)數(shù)器的例子,了解如何在工程中添加ChipScope Pro內(nèi)核生成器的各個(gè)IP核,對(duì)FPGA內(nèi)部節(jié)點(diǎn)和邏輯進(jìn)行觀測(cè)。在該實(shí)例中,我...
Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)(基礎(chǔ)篇)連載16:Spartan
Spartan-6器件具有2或4個(gè)專用嵌入式多端口存儲(chǔ)器控制器模塊(MCB),實(shí)現(xiàn)了到4個(gè)常見(jiàn)存儲(chǔ)器標(biāo)準(zhǔn)的簡(jiǎn)單連接:DDR3、DDR2、DDR 和LPD...
賽靈思業(yè)界20nm技術(shù)首次投片標(biāo)志著UltraScale架構(gòu)時(shí)代來(lái)臨
在28nm技術(shù)突破的基礎(chǔ)上,賽靈思又宣布推出基于20nm節(jié)點(diǎn)的兩款業(yè)界首創(chuàng)產(chǎn)品。賽靈思是首家推出20nm商用芯片產(chǎn)品的公司。此外,該新型器件也是賽靈思將...
2018-01-12 標(biāo)簽:xilinx 1.1k 0
Xilinx無(wú)源適配器的原理、特點(diǎn)及應(yīng)用
在測(cè)試和驗(yàn)證電子設(shè)備時(shí),供電問(wèn)題常常是一個(gè)關(guān)鍵的挑戰(zhàn)。作為一家領(lǐng)先的可編程邏輯器件制造商,為了幫助客戶解決供電問(wèn)題,推出了一種創(chuàng)新的解決方案——Xili...
2023-11-07 標(biāo)簽:適配器Xilinx電源系統(tǒng) 1.1k 0
Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)(基礎(chǔ)篇)連載26:Spartan
Virtex-6支持多種高速串行接口,其中高速串行模塊GTX收發(fā)器可以實(shí)現(xiàn)150Mbit/s~6.5Gbit/s的線速率。GTX收發(fā)器是芯片與芯片之間、...
FPGA設(shè)計(jì)高級(jí)技巧(Xilinx篇)
隨著HDL (Hardware Description Language,硬件描述語(yǔ)言)語(yǔ)言、綜合工具及其它相關(guān)工具的推廣,使廣大設(shè)計(jì)工程師從以往煩瑣的...
從已布線設(shè)計(jì)中提取模塊用于評(píng)估時(shí)序收斂就緒狀態(tài)
本文旨在提供一種方法,以幫助設(shè)計(jì)師判斷給定模塊是否能夠在空裸片上達(dá)成時(shí)序收斂。 如果目標(biāo)模塊無(wú)法在空裸片上達(dá)成非關(guān)聯(lián) (OOC) 時(shí)序收斂,則恐難以與...
Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)(基礎(chǔ)篇)連載45:Spartan
本節(jié)將簡(jiǎn)單介紹在PlanAhead工具中如何應(yīng)用ChipScope核和分析工具進(jìn)行邏輯調(diào)試與驗(yàn)證。先通過(guò)一個(gè)向?qū)hipScope核插入設(shè)計(jì)中,選擇待...
Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)(基礎(chǔ)篇)連載32:Spartan
雙擊【Xilinx Core Generator】,打開(kāi)現(xiàn)有的IP核工程項(xiàng)目或者創(chuàng)建一個(gè)新的IP核工程。
一種采用像素積分單元陣列結(jié)構(gòu)的FPGA實(shí)現(xiàn)與性能分析
Adaboost 算法是Freund 和Schapire 于1995 年提出的,全稱為Adaptive Boosting。它是 Boosting 算法的...
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