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可編程邏輯

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modelsim仿真軟件下載鏈接【親測可以】

2018-07-10 標(biāo)簽：modelsim

大疆華為等企業(yè)fpga面試題詳解視頻

2018-07-10

quartus ii 八位模型機(jī)頂層文件模塊調(diào)用邏輯錯誤

2018-07-08 標(biāo)簽：caffe框架

Quartus 中project navigator看到logic cells為0是怎么回事兒啊？

2018-07-07 標(biāo)簽：QUARTUS caffe框架

緊急求助 basys3的板子怎么實現(xiàn)用u***-a接口的通信

2018-07-07

Xilinx FPGA內(nèi)部時鐘輸出外部的問題

2018-07-07 標(biāo)簽：FFT ARM Xilinx

請問fpga的串口程序需要加ascii碼的識別

2018-07-05

業(yè)界實現(xiàn)硬件木馬檢測的基本前提

2018-07-05

用FPGA設(shè)計了一個DDS，輸出波形如圖，請問應(yīng)該如何修改？

2018-07-05 標(biāo)簽：DAC 紋波采樣

關(guān)于altera系列芯片F(xiàn)IR IP核在使用過程中的問題

2018-07-05 標(biāo)簽：FFT ARM Xilinx

CPLD編寫TFT控制遇到問題卡住工程不能完工，有嘗求助，謝謝

2018-07-04 標(biāo)簽：TFT

FPGA 模塊調(diào)用

2018-07-02

硬件木馬究竟如何實現(xiàn)破壞電路功能的

2018-07-01

xilinxGTH的example design問題

2018-06-30 標(biāo)簽：FFT ARM Xilinx

signaltap II無信號

2018-06-30

請教一下關(guān)于asmi_parallel ip核的使用方法

2018-06-29 標(biāo)簽：ARM FFT Xilinx

十年開發(fā)經(jīng)驗工程師談FPGA設(shè)計技巧

2018-06-29

DDR3的讀寫--Spartan-6 x16，感覺data mask有問題

2018-06-28 標(biāo)簽：DDR3

請問有大神會把VHDL語言轉(zhuǎn)成Verilog HDL語言嗎？

2018-06-28 標(biāo)簽：FPGA Verilog 車牌定位

請問為什么燒寫.jic文件時顯示燒寫失敗但是測量CONF_DONE引腳是高電平？如何解決？

2018-06-27 標(biāo)簽：Altera

請問如何使用CPLD和STM32單片機(jī)設(shè)計一個具有12路信號輸入接口的板卡？

2018-06-27 標(biāo)簽：STM32 CPLD

如何應(yīng)對FPGA的擁塞問題

2018-06-26 標(biāo)簽：時序約束時序時序收斂

quartus編譯通過后的綜合報告顯示邏輯資源占用為0是什么原因？

2018-06-25 標(biāo)簽：QUARTUS caffe框架

振蕩電路中加反相器的作用是什么？

2018-06-25 標(biāo)簽：反相器振蕩電路

使用user design文件夾下的.v文件，如果編寫頂層讀寫控制程序?qū)ig-39-2.v進(jìn)行例化，如何操作才能使用sim_tb_top.v仿真文件？

2018-06-22 標(biāo)簽：User

FPGA仿真問題

2018-06-22 標(biāo)簽：FPGA仿真

為什么QSYS自動分配的地址空間字節(jié)數(shù)和SPI IP核定義的內(nèi)部寄存器地址空間字節(jié)數(shù)不匹配?

2018-06-19 標(biāo)簽：FFT ARM Xilinx

Verilog實現(xiàn)開方運算（自己編寫的）

2018-06-18 標(biāo)簽：FPGA Verilog 車牌定位

FPGA采集250M高頻信號問題

2018-06-15

用fpga做gp22為何測不到中斷信號

2018-06-15

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