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可編程邏輯

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請問如何編寫程序控制flash，來定義一段的指定空間作為自由存儲區(qū)？

2018-06-12

FPGA設(shè)計的WNS太高怎么辦？五個竅門幫你打贏FPGA優(yōu)化戰(zhàn)役！

2018-06-11 標簽：時序竅門時序收斂

verilog 如何驅(qū)動AD9280采集電壓

2018-06-11 標簽：FPGA 圖像 Verilog

FPGA如何對EM636165TS-6G進行初始化使其進入正常工作狀態(tài)？

2018-06-10

急求T3C25-V6 FPGA開發(fā)板資料一份

2018-06-09

求助，基于FPGA的電子密碼鎖，無法正常運行

2018-06-08

干貨技巧 VHDL精密，Verilog簡潔，但要寫好任一種都要遵守這25條代

2018-06-07 標簽：Verilog 車牌定位圖像

fpga Default Latch FPGA設(shè)計的獨熱碼的使用和調(diào)試技巧的詳細概述

2018-06-07

幾個FPGA時序優(yōu)化簡單技巧

2018-06-07

8 忠告 FPGA系統(tǒng)設(shè)計時序檢查問題

2018-06-07 標簽：時序

verilog的仿真和綜合有什么區(qū)別？

2018-06-06 標簽：Verilog 車牌定位圖像

求大神幫忙看一下這個異步FIFO里的一個信號問題

2018-06-05 標簽：上位機 CAN USB

多個三態(tài)門的輸出相連，有些輸出低電平，有些輸出高電平會不會燒壞電路呀？

2018-06-05 標簽：三態(tài)門

altera的uniphy

2018-06-05

請問怎么用fpga驅(qū)動w5300？諸如初始化，時序控制等，能不能提供下示例代碼？

2018-06-04 標簽：W5300

chipscope時鐘設(shè)置問題

2018-06-04 標簽：Chipscope

求助高手幫看看CPLD做SPI從的程序

2018-06-02 標簽：CPLD

verilog中減法相關(guān)問題

2018-06-02 標簽：FPGA Verilog 車牌定位

新手求教

2018-06-01

請問各位前輩這種FPGA和PC間的數(shù)據(jù)傳輸速度達到多少才夠?qū)I(yè)人士看的？我附件是兩張我project的截圖

2018-06-01

Eclipse無法創(chuàng)建Application and Bsp

2018-05-31 標簽：Eclipse

很多人覺得FPGA難學(xué)，因為他們沒總結(jié)出數(shù)電的盡頭是模電！

2018-05-31

UltraEdit-32安裝包及破解

2018-05-30

FIR數(shù)字濾波器的DSP實現(xiàn)

2018-05-29 標簽：DSP 數(shù)字濾波器

請教一下如何將epcs或者flash分成用戶區(qū)和配置區(qū)

2018-05-29

#新人首問#用FPGA進行算法加速必須要開發(fā)板嗎？

2018-05-29 標簽：FPGA開發(fā)板

請問RTL圖中這個元件是什么意思？

2018-05-29 標簽：RTL

用A7板子進行DDR3讀寫，自己用verilog寫了一個計數(shù)器作為輸入，請問讀到1456的時候開始重復(fù)，jtag也不能用是什么原因？

2018-05-28 標簽：Verilog 車牌定位圖像

用vivado 綜合實現(xiàn)完以后，wns和tns都負的過大。有沒有具體的方法找到問題然后修改？

2018-05-28 標簽：Cortex ARM

有沒有大神知道哪里可以下載Synplify-Pro

2018-05-27 標簽：Synplify

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