12月12日（北京時(shí)間），臺(tái)積電（TSMC）在IEEE IEDM會(huì)議上，發(fā)表了一篇論文，概述了其5nm工藝所取得的初步成果。對(duì)于目前正在使用N7或N7P流程的客戶(hù)，此流程將是下一步，因?yàn)樗趦烧咧g共享一些設(shè)計(jì)規(guī)則。新的N5工藝將提供7nm變體以上的完整節(jié)點(diǎn)增加，并在10層以上的層中廣泛使用EUV技術(shù)，從而減少了7nm以上的生產(chǎn)總步驟。新的5nm工藝還采用了臺(tái)積電的下一代FinFET技術(shù)。

芯片命名

公開(kāi)資料顯示，臺(tái)積電5nm EUV工藝可提供整體邏輯密度增加約1.84倍，功率增益提高15％或功率降低30％的整體產(chǎn)品。當(dāng)前的測(cè)試芯片具有256 Mb的SRAM和一些邏輯，平均收益率為80％，峰值為90％以上，盡管可以縮小到現(xiàn)代移動(dòng)芯片的大小，但收益率要低得多。該技術(shù)目前處于風(fēng)險(xiǎn)生產(chǎn)中，計(jì)劃于2020年上半年投入量產(chǎn)。這意味著基于5nm的芯片應(yīng)在2020年下半年準(zhǔn)備就緒。

使用密集庫(kù)時(shí)，TSMC的7nm工藝目前每平方毫米（mTr / mm2）僅生產(chǎn)1億個(gè)晶體管，約為96.27 mTr / mm2。這意味著新的5nm工藝應(yīng)為177.14 mTr / mm2。

產(chǎn)量明細(xì)

作為任何風(fēng)險(xiǎn)生產(chǎn)的一部分，制造廠(chǎng)會(huì)生產(chǎn)大量測(cè)試芯片，以驗(yàn)證過(guò)程是否按預(yù)期進(jìn)行。對(duì)于5nm，TSMC公開(kāi)了兩種芯片：一種基于SRAM，另一種則結(jié)合了SRAM，邏輯和IO。

對(duì)于SRAM芯片，TSMC展示了它同時(shí)具有大電流（HC）和高密度（HD）SRAM單元，其尺寸分別為25000 nm 2和21000 nm 2。臺(tái)積電正在積極推廣其HD SRAM單元，這是有史以來(lái)最小的。

對(duì)于組合芯片，TSMC表示該芯片包含30％SRAM，60％邏輯（CPU / GPU）和10％IO。該芯片中包含256兆位的SRAM，這意味著我們可以計(jì)算大小。256 Mbit SRAM單元（在21000 nm 2處）的管芯面積為5.376 mm 2。臺(tái)積電表示，該芯片不包含自修復(fù)電路，這意味著我們無(wú)需添加額外的晶體管即可實(shí)現(xiàn)這一功能。如果SRAM是芯片的30％，則整個(gè)芯片應(yīng)為17.92 mm 2左右。

對(duì)于該芯片，臺(tái)積電公布的平均良率約為80％，每片晶圓的峰值良率大于90％。了解了良率和芯片尺寸后，我們可以轉(zhuǎn)到一個(gè)普通的在線(xiàn)每芯片晶圓計(jì)算器來(lái)推斷缺陷率。為簡(jiǎn)單起見(jiàn)，我們假設(shè)芯片是正方形的，我們可以調(diào)整缺陷率以等于80％的良率。使用計(jì)算器，一個(gè)300 mm的晶片具有17.92 mm 2的管芯，每個(gè)晶片將產(chǎn)生3252個(gè)管芯。80％的成品率將意味著每個(gè)晶圓2602個(gè)良好的管芯，這對(duì)應(yīng)于每平方厘米1.271個(gè)缺陷率。