在IEDM 2020上，英特爾展示了其基于nanoribbon板狀納米溝道的n/p型堆疊的器件，這種器件結(jié)構(gòu)與IMEC研發(fā)制備的CFET結(jié)構(gòu)近似，被認(rèn)為是3nm之后晶體管結(jié)構(gòu)的必然解決方案。

研究背景

在先進(jìn)邏輯集成電路的制造工藝進(jìn)入10nm后，單純依靠縮小器件工藝單元尺寸已經(jīng)無(wú)法獲得足夠的能效增益。在28nm向下前行的過(guò)程中，從平面CMOS工藝到FinFET工藝的轉(zhuǎn)變帶來(lái)了更強(qiáng)的溝道控制能力，同時(shí)縮小了柵極間距和工藝單元的高度。

而在nanoribbon*（以下簡(jiǎn)稱(chēng)NR）的加持下，對(duì)于溝道的控制能力進(jìn)一步增強(qiáng)，并且可變的NR堆疊層數(shù)和NR寬度，可以允許更大的載流子通量，從而進(jìn)一步提高單元密度。在NR基礎(chǔ)上，將nMOS和pMOS進(jìn)行堆疊，可以進(jìn)一步將摩爾定律推進(jìn)到極限。

在IEEE IEDM 2020會(huì)議上，英特爾發(fā)布了基于NR的垂直堆疊CMOS結(jié)構(gòu)的研究成果，這種結(jié)構(gòu)與IMEC在VLSI國(guó)際會(huì)議上展示的CFET*的技術(shù)路線近似，都是在垂直方向上實(shí)現(xiàn)一個(gè)CMOS單元的構(gòu)成，通過(guò)在y軸上同時(shí)堆疊pMOS和nMOS以縮小工藝單元的中心間距，實(shí)現(xiàn)晶體管面積的縮小。

*Nanoribbon：GAA環(huán)柵晶體管的一種形態(tài)，與nanosheet類(lèi)似，同樣為片狀結(jié)構(gòu)的溝道。

*CFET：Complementary Field Effect Transistor，是將nMOS和pMOS垂直堆疊的一種新型晶體管結(jié)構(gòu)，通過(guò)將Contact Poly Pitch（PP）做到最小，極大地縮小了CMOS單元面積。

從平面CMOS晶體管結(jié)構(gòu)到堆疊CMOS晶體管結(jié)構(gòu)

該成果以“3-D Self-aligned Stacked NMOS-on-PMOS Nanoribbon Transistors for Continued Moore’s Law Scaling”為題發(fā)表，內(nèi)容于2021年3月解禁，G. Dewey、E. Mannebach等28位英特爾研究人員共同完成了該成果，通訊作者為Cheng-Ying Huang。

研究?jī)?nèi)容

該成果展示了三維自對(duì)準(zhǔn)*堆疊的nMOS-on-PMOS的NR結(jié)構(gòu)晶體管，成功地在垂直方向上完成了CMOS工藝單元的集成，相比在平面上分別排布nMOS和pMOS的結(jié)構(gòu)，可縮小50%的器件排布面積；該結(jié)構(gòu)中上部的nMOS和底部pMOS均顯示出高導(dǎo)通性能和優(yōu)秀的短溝道控制能力，在電特性測(cè)試中CMOS反相器也顯示出良好的電壓傳輸特性。英特爾的研究人員認(rèn)為，這一新的器件結(jié)構(gòu)將會(huì)延續(xù)摩爾定律的發(fā)展。

*自對(duì)準(zhǔn)：制作大規(guī)模集成電路的一種重要工藝，可有效減少MOSFET中的寄生電容，提升電路工作頻率和速度。

n/p堆疊式的NR晶體管結(jié)構(gòu)將節(jié)約50%的面積

8層NR溝道堆疊晶體管的TEM形貌像及外延的RSM點(diǎn)陣圖

晶體管3D建模圖以及制造工藝流程

5層溝道堆疊結(jié)構(gòu)的TEM形貌像

ID-VG特征曲線和ID-VD特征曲線,LG=75nm

研究成果性能對(duì)比

前景展望

在過(guò)去的數(shù)年中英特爾受困于懸而未決的良率問(wèn)題，技術(shù)節(jié)點(diǎn)停滯在14nm而更先進(jìn)的10nm工藝則未能實(shí)現(xiàn)預(yù)期量產(chǎn)規(guī)模，使得一直以來(lái)的摩爾定律先鋒逐漸落后于臺(tái)積電。而在IEDM的新成果展示中，英特爾展示出了與IMEC的CFET技術(shù)路線類(lèi)似的前沿研究成果，并喊出了“延續(xù)摩爾定律”的響亮口號(hào)。

根據(jù)英特爾公開(kāi)的技術(shù)路線規(guī)劃，在5nm節(jié)點(diǎn)將會(huì)使用nanosheet或nanoribbon形態(tài)的GAA結(jié)構(gòu)，本項(xiàng)成果作為GAA的再升級(jí)版本則可能在3nm或2nm量產(chǎn)，從具體技術(shù)參數(shù)來(lái)看，本項(xiàng)成果的柵長(zhǎng)與對(duì)應(yīng)節(jié)點(diǎn)的參數(shù)要求還有很大距離，恐怕僅僅是初步的技術(shù)原型，還有很多進(jìn)一步的工作尚未完成。這會(huì)是英特爾王者歸來(lái)的助推劑，抑或是另一個(gè)久不落地的大衛(wèi)星？讓我們拭目以待。

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