此次深化合作將 Cadence 的戰(zhàn)略“讓設(shè)計(jì)成就 AI，讓 AI 驅(qū)動(dòng)設(shè)計(jì)”拓展至 TSMC 的 N3、N2、A16 和 A14 工藝節(jié)點(diǎn)

開發(fā)“代理就緒”的數(shù)字和模擬設(shè)計(jì)流程，整合代理式 AI，實(shí)現(xiàn)目標(biāo)導(dǎo)向的 PPA、可靠性和生產(chǎn)力優(yōu)化。

Cadence 經(jīng) TSMC 認(rèn)證的數(shù)字、定制/模擬、3D?IC 和簽核平臺(tái)可減少設(shè)計(jì)迭代次數(shù)并縮短流片周期。

客戶積極開發(fā)基于 TSMC 3nm 和 2nm 工藝的技術(shù)，突顯雙方合作具有廣泛的市場(chǎng)影響力。

楷登電子（美國(guó) Cadence 公司，NASDAQ：CDNS）近日宣布進(jìn)一步拓展其與臺(tái)積公司（TSMC）長(zhǎng)期以來的合作關(guān)系，旨在加速 AI 驅(qū)動(dòng)的半導(dǎo)體創(chuàng)新。此番合作將為基于 TSMC N3、N2、A16和 A14 制程工藝的前沿 AI 芯片提供 IP、簽核就緒的端到端設(shè)計(jì)基礎(chǔ)設(shè)施以及經(jīng)過認(rèn)證的先進(jìn)流程。雙方此次深化合作將幫助客戶減少迭代次數(shù)，提升面向設(shè)計(jì)技術(shù)協(xié)同優(yōu)化（DTCO）的先進(jìn) AI 與高性能計(jì)算（HPC）設(shè)計(jì)之間的關(guān)聯(lián)性，從而以更大的信心加速芯片上市。早期客戶和主流企業(yè)正積極采用 TSMC 3 納米或 2 納米工藝進(jìn)行設(shè)計(jì)，充分彰顯了此次合作的市場(chǎng)影響力。

“AI 芯片在先進(jìn)節(jié)點(diǎn)上的創(chuàng)新，需要一種覆蓋整個(gè)設(shè)計(jì)周期并可從 SoC 擴(kuò)展到小芯片（chiplet）和 3D-IC 架構(gòu)的簽核就緒方法，”Cadence 高級(jí)副總裁兼總經(jīng)理 Chin-Chi Teng 表示，“通過與 TSMC 合作，我們正在推進(jìn)‘讓設(shè)計(jì)成就 AI，讓 AI 驅(qū)動(dòng)設(shè)計(jì)’的戰(zhàn)略，將經(jīng)過認(rèn)證的流程與經(jīng)過硅驗(yàn)證的 IP 相結(jié)合，并構(gòu)建代理就緒的基礎(chǔ)設(shè)施，從而在復(fù)雜性持續(xù)增長(zhǎng)的情況下，幫助工程師提升生產(chǎn)力?！?/p>

“AI 計(jì)算工作負(fù)載日益增長(zhǎng)的需求與不斷壓縮的設(shè)計(jì)周期，促使我們采用先進(jìn)、高能效的硅技術(shù)、精簡(jiǎn)的設(shè)計(jì)流程以及經(jīng)過硅驗(yàn)證的 IP，”TSMC 生態(tài)系統(tǒng)與聯(lián)盟管理事業(yè)部總監(jiān) Aveek Sarkar 表示，“通過與 Cadence 等 Open Innovation Platform(OIP) 開放創(chuàng)新平臺(tái)生態(tài)系統(tǒng)伙伴攜手合作，我們賦能客戶，使他們能夠自信地運(yùn)用 TSMC 最新的工藝技術(shù)和 3DFabric先進(jìn)封裝解決方案，設(shè)計(jì)尖端芯片，把握 AI 驅(qū)動(dòng)創(chuàng)新的變革性機(jī)遇?！?/p>

讓設(shè)計(jì)成就 AI：經(jīng)過硅驗(yàn)證的 IP 及經(jīng)認(rèn)證的端到端設(shè)計(jì)流程

Cadence 針對(duì) TSMC N2P 工藝提供了豐富的 IP 產(chǎn)品組合，其中包括 DDR5 12.8G MRDIMM、PCIe6.0、LPDDR6/5X 14.4G 和 HBM4E 16G。CadenceArtisan基礎(chǔ) IP 先進(jìn)節(jié)點(diǎn)產(chǎn)品組合現(xiàn)已應(yīng)用于采用 TSMC N3 工藝的量產(chǎn)設(shè)計(jì)中。

Cadence 為半導(dǎo)體團(tuán)隊(duì)提供經(jīng)認(rèn)證的端到端 EDA 流程，涵蓋從先進(jìn)節(jié)點(diǎn) SoC 到小芯片 (chiplet) 和 3D-IC 設(shè)計(jì)。具體功能和解決方案包括：使用 InnovusImplementation System 進(jìn)行設(shè)計(jì)實(shí)現(xiàn)；使用 VirtuosoStudio 和 SpectreSimulation Platform 進(jìn)行定制/模擬實(shí)現(xiàn)與仿真；使用 CelsiusThermal Solver、VoltusIC Power Integrity Solution 和 EMXPlanar 3D Solver 進(jìn)行熱分析；以及 TempusTiming 和 ECO Solution、QuantusExtraction Solution、LiberateCharacterization Portfolio 和 PegasusVerification System 等簽核技術(shù)。上述所有流程均已獲得 TSMC N2 和 A16 工藝認(rèn)證，雙方還在就 A14 PDK 持續(xù)合作，以加速 AI/HPC 應(yīng)用達(dá)成流片質(zhì)量結(jié)果的收斂。此外，Genus Synthesis Solution 已支持這些工藝技術(shù)，雙方還在就 Clarity3D Solver 開展持續(xù)合作。

針對(duì) 3D-IC 和異構(gòu)集成，Cadence Integrity3D-IC Platform 支持面向堆疊芯片的 TSMC-COUPE參考流程，同時(shí) Virtuoso Studio 的異構(gòu)集成方法增加了對(duì)硅光子技術(shù)的支持。Celsius 兼顧熱影響的流程可供使用，其中包括使用 Virtuoso 設(shè)計(jì) PIC 布局以及借助 EMX 進(jìn)行信號(hào)完整性分析。此外，該平臺(tái)還支持針對(duì)異構(gòu)系統(tǒng)進(jìn)行質(zhì)量檢查與物理驗(yàn)證，相關(guān)功能由 Pegasus Verification System 提供。

讓 AI 驅(qū)動(dòng)設(shè)計(jì)：“代理就緒”的基礎(chǔ)設(shè)施

Cadence 的代理式 AI 將 EDA 工作流程從傳統(tǒng)的逐個(gè)工具操作轉(zhuǎn)變?yōu)槟繕?biāo)驅(qū)動(dòng)的代理式執(zhí)行，大幅提升了 AI 半導(dǎo)體和 3D-IC 設(shè)計(jì)的生產(chǎn)力。通過與 TSMC 合作，Cadence 正在準(zhǔn)備“代理就緒”的設(shè)計(jì)流程、優(yōu)化引擎和簽核基礎(chǔ)設(shè)施。這些能力使 AI 系統(tǒng)能夠?qū)㈩I(lǐng)域推理與基于物理的分析相結(jié)合，推動(dòng)設(shè)計(jì)各環(huán)節(jié)中 PPA 與可靠性權(quán)衡的收斂。

“新一代 AI 芯片的規(guī)模和復(fù)雜性不斷增加，要求我們重新定義設(shè)計(jì)方法，將加速計(jì)算與代理式 AI 整合到芯片設(shè)計(jì)周期的每個(gè)階段，”NVIDIA 計(jì)算工程副總裁兼總經(jīng)理 Tim Costa 表示，“通過與 Cadence 的合作，NVIDIA 正在不斷優(yōu)化其設(shè)計(jì)團(tuán)隊(duì)和全球半導(dǎo)體生態(tài)系統(tǒng)所需的 EDA 工具，從而提升性能并加速交付全球最先進(jìn)的 AI 架構(gòu)?！?/p>

增強(qiáng)版 Genus Synthesis Solution、Innovus Implementation System 以及 Cadence CerebrusIntelligent Chip Explorer 內(nèi)置 AI 驅(qū)動(dòng)的實(shí)現(xiàn)技術(shù)，針對(duì) TSMC 面向 DTCO 的 NanoFlexPro 標(biāo)準(zhǔn)單元架構(gòu)經(jīng)過優(yōu)化，支持用戶在版圖規(guī)劃和布局布線階段對(duì)速度和功耗效率進(jìn)行精細(xì)調(diào)整。此外，前端布局和后端布線規(guī)則提高了布線前后結(jié)果的相關(guān)性；同時(shí)，TSMC A16 Super Power Rail 技術(shù)通過在芯片背面布設(shè)電源網(wǎng)絡(luò)，實(shí)現(xiàn)了更密集、更快速的設(shè)計(jì)。

在定制設(shè)計(jì)方面，Cadence 已將代理式 AI 嵌入到 Virtuoso Studio 流程中，針對(duì) TSMC 工藝技術(shù)進(jìn)行電路優(yōu)化，其中包括 N2 到 A14 模擬設(shè)計(jì)遷移流程。

客戶對(duì) 3 納米與 2 納米工藝熱情高漲

眾多客戶正在采用 TSMC 3nm 和 2nm 工藝技術(shù)進(jìn)行芯片設(shè)計(jì)且進(jìn)展順利，充分體現(xiàn)了上述技術(shù)在 AI 和高性能計(jì)算生態(tài)系統(tǒng)中的廣泛采用。這種熱情進(jìn)一步印證了認(rèn)證流程、硅驗(yàn)證 IP 及簽核就緒基礎(chǔ)設(shè)施對(duì)于更快、更可靠地交付新一代 AI 芯片的重要作用。

“隨著 AI 和高性能計(jì)算工作負(fù)載日益增長(zhǎng)，市場(chǎng)對(duì)能夠通過先進(jìn)工藝節(jié)點(diǎn)交付的高效計(jì)算平臺(tái)的需求也隨之增加，”Arm 云端 AI 業(yè)務(wù)單元上市副總裁 Eddie Ramirez 表示，“生態(tài)系統(tǒng)內(nèi)的協(xié)作——包括 Cadence 與 TSMC 等領(lǐng)先設(shè)計(jì)與制造合作伙伴之間的協(xié)作——對(duì)于助力 AI 和 HPC 部署的新一代基于 Arm 的基礎(chǔ)設(shè)施至關(guān)重要?！?/p>

“Positron 正在開發(fā)一款專用的 AI 推理加速芯片，該芯片針對(duì) Transformer 工作負(fù)載進(jìn)行了優(yōu)化，既需要尖端工藝技術(shù)，也需要高帶寬互聯(lián)能力，”Positron 首席技術(shù)官 Thomas Sohmers 表示，“通過在 TSMC N3P 工藝節(jié)點(diǎn)上使用 Cadence 的 PCIe 6.0 SerDes IP，我們能夠自信地集成經(jīng)過硅驗(yàn)證的高速接口。Cadence 與 TSMC 的合作，以及 Cadence 的前端設(shè)計(jì)工具（包括 Genus Synthesis Solution 和 Innovus Implementation System），為我們提供了可靠、成熟且高度可預(yù)測(cè)的流片路徑，這恰好滿足了我們快速將第二代推理加速器推向市場(chǎng)的需求?！?/p>

關(guān)于 Cadence

Cadence 是 AI 和數(shù)字孿生領(lǐng)域的市場(chǎng)領(lǐng)導(dǎo)者，率先使用計(jì)算軟件加速?gòu)墓杵较到y(tǒng)的工程設(shè)計(jì)創(chuàng)新。我們的設(shè)計(jì)解決方案基于 Cadence 的 Intelligent System Design戰(zhàn)略，可幫助全球領(lǐng)先的半導(dǎo)體和系統(tǒng)公司構(gòu)建下一代產(chǎn)品（從芯片到全機(jī)電系統(tǒng)），服務(wù)超大規(guī)模計(jì)算、移動(dòng)通信、汽車、航空航天、工業(yè)、生命科學(xué)和機(jī)器人等領(lǐng)域。2025年，Cadence 榮登《華爾街日?qǐng)?bào)》評(píng)選的“全球最佳管理成效公司 100 強(qiáng)”榜單。Cadence 解決方案提供無限機(jī)會(huì)。