電子發(fā)燒友網(wǎng)報(bào)道（文/李彎彎）近日，在2026年技術(shù)論壇上，臺(tái)積電先進(jìn)技術(shù)業(yè)務(wù)開發(fā)處長(zhǎng)袁立本提到了“三層蛋糕”的理論。繼英偉達(dá)CEO黃仁勛用“五層蛋糕”描繪AI生態(tài)的藍(lán)圖之后，作為全球芯片制造龍頭的臺(tái)積電，將目光聚焦于芯片本體，提出了運(yùn)算、異質(zhì)整合與3D IC、光子與光學(xué)互連的三大核心層次。

這一戰(zhàn)略轉(zhuǎn)向的背后，是當(dāng)前AI發(fā)展正面臨的嚴(yán)峻物理瓶頸。隨著晶體管微縮逼近極限，單純堆砌算力的邊際效益正在遞減。在龐大的AI數(shù)據(jù)中心里，大量的能量被消耗在數(shù)據(jù)的搬運(yùn)而非計(jì)算本身，“存儲(chǔ)墻”與“功耗墻”已成為扼住AI進(jìn)化咽喉的難題。臺(tái)積電的“三層蛋糕”理論，本質(zhì)上是一場(chǎng)從計(jì)算為王到連接為王的底層邏輯重構(gòu)。

“三層蛋糕”核心技術(shù)：SoIC、CoWoS與COUPE光互連

臺(tái)積電“三層蛋糕”最核心的便是SoIC、CoWoS與COUPE光互連技術(shù)。如果說運(yùn)算層決定了AI芯片的智力上限，那么中間層的異質(zhì)整合與3D IC技術(shù)，則決定了這顆大腦的“身體協(xié)調(diào)性”。在這一層，臺(tái)積電的CoWoS與SoIC兩大技術(shù)，正在將“封裝”從一項(xiàng)后端服務(wù)轉(zhuǎn)變?yōu)槎x產(chǎn)品的核心環(huán)節(jié)。

作為當(dāng)前AI芯片的絕對(duì)標(biāo)配，CoWoS（Chip on Wafer on Substrate）本質(zhì)上是一種2.5D封裝技術(shù)。它的核心在于利用一塊巨大的硅中介層（Interposer），像超級(jí)主板一樣將GPU核心與多顆HBM（高帶寬內(nèi)存）緊挨著水平并排封裝在一起。這種設(shè)計(jì)打破了傳統(tǒng)PCB板的物理限制，極大地提升了信號(hào)完整性與傳輸帶寬。為了容納更多芯片，臺(tái)積電不斷挑戰(zhàn)光刻機(jī)的極限，今年量產(chǎn)的5.5倍光罩尺寸CoWoS，良率已高達(dá)98%，而到2028年，這一尺寸將推進(jìn)至14倍，可整合多達(dá)20顆HBM。

而在CoWoS之上，SoIC（System on Integrated Chips）則代表了更激進(jìn)的未來。不同于CoWoS的平面并排，SoIC是真正的3D封裝技術(shù)。它采用無凸塊的銅對(duì)銅混合鍵合，將芯片垂直堆疊在一起，互連間距縮小至微米級(jí)。這種極致的垂直融合，不僅大幅縮小了芯片面積，更讓不同功能的芯片（如邏輯層與緩存層）之間的通信路徑極短，幾乎等同于在同一個(gè)芯片內(nèi)部傳輸。在實(shí)際的最頂級(jí)AI芯片中，這兩者往往是搭檔關(guān)系——先通過SoIC將計(jì)算芯粒垂直堆疊，再通過CoWoS與內(nèi)存并排封裝，從而實(shí)現(xiàn)性能的最大化。

最具顛覆性、也被臺(tái)積電定義為“未來最重要”的，是頂層的光子與光學(xué)互連。當(dāng)銅導(dǎo)線傳輸數(shù)據(jù)面臨巨大的電阻與發(fā)熱損耗時(shí)，臺(tái)積電給出的答案是：用光。這一層的核心主角，是名為COUPE（緊湊型通用光子引擎）的革命性技術(shù)。臺(tái)積電副共同營(yíng)運(yùn)長(zhǎng)張曉強(qiáng)強(qiáng)調(diào)："一定要記住COUPE。"

COUPE本質(zhì)上是一個(gè)將電子芯片（EIC）與光子芯片（PIC）通過SoIC技術(shù)進(jìn)行3D垂直堆疊的光電異質(zhì)整合體。在這個(gè)引擎內(nèi)部，臺(tái)積電巧妙地融合了最先進(jìn)的邏輯工藝與成熟的光子工藝，將約2.2億個(gè)晶體管和近千個(gè)光學(xué)組件塞進(jìn)了一個(gè)極小的封裝內(nèi)。

為了解決光信號(hào)在垂直傳輸中的損耗難題，COUPE在結(jié)構(gòu)上引入了嵌入式微透鏡陣列和背面金屬反射鏡等關(guān)鍵器件。你可以把它想象成一個(gè)精密的“光學(xué)校準(zhǔn)系統(tǒng)”：微透鏡負(fù)責(zé)將光子芯片發(fā)出的光預(yù)先校準(zhǔn)成平行光，而金屬反射鏡則負(fù)責(zé)補(bǔ)償光路損耗。得益于此，COUPE實(shí)現(xiàn)了從光子系統(tǒng)到3D堆疊系統(tǒng)的零額外損耗，讓光信號(hào)在芯片間的穿梭如入無人之境。

這一技術(shù)的落地并非紙上談兵。論壇上透露，全球首款采用COUPE技術(shù)的200Gbps微環(huán)調(diào)制器（MRM）已于今年啟動(dòng)生產(chǎn)，并實(shí)現(xiàn)了低于一億分之一的超低比特誤碼率。這一關(guān)鍵器件的量產(chǎn)，標(biāo)志著硅光技術(shù)正式走出了實(shí)驗(yàn)室。相比傳統(tǒng)銅線，搭載COUPE的方案能效可提升4倍，延遲降低10倍；若與封裝平臺(tái)深度整合，能效甚至能提升10倍，延遲降低20倍。臺(tái)積電更是放言，到2030年前，將通過400Gbps光調(diào)制器將帶寬密度提升至4TBps。

CPO產(chǎn)業(yè)化元年，2030年市場(chǎng)規(guī)模有望達(dá)100億美元

COUPE技術(shù)的成熟，直接引爆了CPO產(chǎn)業(yè)。在傳統(tǒng)架構(gòu)中，計(jì)算芯片與負(fù)責(zé)對(duì)外通信的光模塊雖然物理距離不遠(yuǎn)，但數(shù)據(jù)必須經(jīng)過PCB板上長(zhǎng)達(dá)15至30厘米的銅線。在高速信號(hào)的世界里，電信號(hào)這段距離在傳輸中衰減嚴(yán)重。為了將信號(hào)推送到光模塊，系統(tǒng)需要消耗巨大的能量。數(shù)據(jù)顯示，傳統(tǒng)可插拔光模塊的單位比特能耗通常在10 pJ/bit以上，而整個(gè)數(shù)據(jù)中心的互連系統(tǒng)甚至吃掉了約30%的電力。

CPO的核心原理，就是徹底打破這種物理隔閡。它通過先進(jìn)封裝技術(shù)，將光引擎直接嵌入到交換芯片的封裝內(nèi)部，把電信號(hào)的傳輸距離從厘米級(jí)瞬間壓縮到毫米級(jí)。這種光速直連不僅讓信號(hào)衰減大幅降低，更關(guān)鍵的是省去了傳統(tǒng)方案中功耗極高的DSP芯片?；贑OUPE平臺(tái)的CPO方案，能將單位比特能耗壓低，系統(tǒng)整體能效大大提升。對(duì)于動(dòng)輒數(shù)萬張顯卡的AI集群而言，這意味著每年能節(jié)省極大的電費(fèi)，并徹底解決機(jī)柜散熱過載的難題。

2026年，被行業(yè)公認(rèn)為CPO的產(chǎn)業(yè)化元年，整個(gè)行業(yè)正從0到1的探索邁向1到N的規(guī)模化爆發(fā)。目前，英偉達(dá)、博通等行業(yè)巨頭已開始在下一代CPO交換機(jī)中采用臺(tái)積電的COUPE技術(shù)。據(jù)預(yù)測(cè)，到2030年，CPO市場(chǎng)規(guī)模將達(dá)到100億美元。

對(duì)于臺(tái)積電而言，這不僅是技術(shù)的勝利，更是商業(yè)模式的升維。通過打造“運(yùn)算+封裝+光互連”的完整技術(shù)棧，臺(tái)積電正在從單純的代工廠轉(zhuǎn)型為AI全棧解決方案商。這種深度綁定的技術(shù)生態(tài)，構(gòu)建起了比單純制程領(lǐng)先更堅(jiān)固的商業(yè)護(hù)城河。

寫在最后

當(dāng)所有人都盯著算力卷制程的時(shí)候，臺(tái)積電用“三層蛋糕”提醒了世界：運(yùn)算再強(qiáng)，如果數(shù)據(jù)傳不過去，一切都是空談。臺(tái)積電這場(chǎng)技術(shù)會(huì)議預(yù)示著芯片行業(yè)正式邁入“全光化”時(shí)代，從數(shù)據(jù)中心的萬卡互聯(lián)，到未來智能手機(jī)本地運(yùn)行大模型，再到自動(dòng)駕駛的毫秒級(jí)響應(yīng)，這場(chǎng)由COUPE技術(shù)引領(lǐng)的“光進(jìn)銅退”革命，終將跨越枯燥的參數(shù)，轉(zhuǎn)化為我們每個(gè)人都能感知的智能體驗(yàn)升級(jí)。