73S8024C 演示板：智能卡接口評估利器

在電子設(shè)備不斷發(fā)展的今天，智能卡接口的應(yīng)用越來越廣泛。Teridian 的 73S8024C 智能卡接口設(shè)備為我們提供了一個強大的解決方案，而其配套的 73S8024C 演示板則是評估該設(shè)備性能的理想平臺。今天，我們就來深入了解一下這個演示板。

文件下載：73S8024C-DB.pdf

一、演示板概述

73S8024C 演示板是用于評估 Teridian 73S8024C 智能卡接口設(shè)備的平臺。它集成了 73S8024C 集成電路，既可以作為獨立平臺與外部微控制器配合使用，也可以作為子卡與 73S1121F 評估平臺搭配。該演示板設(shè)計符合 EMV 2000 規(guī)范 4.0 版本，并且通過更換少數(shù)外部組件，還能輕松滿足 NDS 規(guī)范要求。

1. 包裝內(nèi)容

• 演示板：一塊 73S8024C 演示板。
• 文檔光盤：包含 73S8024C 數(shù)據(jù)手冊、本用戶手冊以及應(yīng)用筆記。

2. 安全與 ESD 注意事項

在連接到帶電電壓后處理演示板時，務(wù)必格外小心。同時，該演示板對靜電放電（ESD）敏感，操作時需采取相應(yīng)的 ESD 防護(hù)措施。

二、基本連接

1. 電源連接

將 3.3V 電源施加到 J4 的引腳 10。

2. 控制信號連接

設(shè)備的控制信號可以通過 J2 和 J4 連接。

3. 時鐘頻率設(shè)置

外部時鐘源設(shè)置

• 將 JP1 設(shè)置為 SCLK 位置。
• 將時鐘源施加到 J2 的引腳 1。
• 通過向 CLKDIV1 和 CLKDIV2 引腳施加 3.3V（1）或 GND（0）來設(shè)置所需的時鐘速率：
  • CLKDIV1 = CLKDIV2 = 0，時鐘頻率 = SCLK / 8
  • CLKDIV1 = 0，CLKDIV2 = 1，時鐘頻率 = SCLK / 4
  • CLKDIV1 = 1，CLKDIV2 = 0，時鐘頻率 = SCLK
  • CLKDIV1 = CLKDIV2 = 1，時鐘頻率 = SCLK / 2

晶體設(shè)置

• 演示板上的晶體為 12MHz。
• 將 JP1 設(shè)置為 XTAL 位置。
• 通過向 CLKDIV1 和 CLKDIV2 引腳施加 3.3V（1）或 GND（0）來設(shè)置所需的時鐘速率：
  • CLKDIV1 = CLKDIV2 = 0，時鐘頻率 = 1.5MHz
  • CLKDIV1 = 0，CLKDIV2 = 1，時鐘頻率 = 3MHz
  • CLKDIV1 = 1，CLKDIV2 = 0，時鐘頻率 = 12MHz
  • CLKDIV1 = CLKDIV2 = 1，時鐘頻率 = 6MHz

三、硬件描述

1. 演示板連接器、跳線和測試點

2. 推薦工作條件和絕對最大額定值

超出這些額定值范圍的操作可能會對設(shè)備造成永久性損壞。

3. 73S8024C 引腳描述

卡接口引腳

其他引腳

4. 73S8024C 引腳排列

通過圖 4 可以清晰看到 73S8024C SO28 引腳的排列情況。

四、設(shè)計考慮

1. 通用布局規(guī)則

• 信號布線：將輔助信號與卡接口信號分開布線。
• 時鐘信號：CLK 信號應(yīng)盡可能短，走線彎曲少，保持在同一層（避免過孔到其他平面），遠(yuǎn)離其他走線，尤其是 RST 和 VCC。為了降噪，可以對 CLK 走線進(jìn)行濾波，在智能卡連接器的 CLK 引腳處允許接地電容最大為 30 pF。此外，零歐姆串聯(lián)電阻 R7 可用于額外濾波（不超過 100 Ω）。
• 電源信號：VCC 走線應(yīng)盡可能短，線寬最小為 0.5 mm，遠(yuǎn)離其他走線，尤其是 RST 和 CLK。
• 電感器連接：從 L1 到 IC 引腳 5 的走線應(yīng)盡可能短。
• 復(fù)位信號：RST 走線應(yīng)遠(yuǎn)離 VCC 和 CLK 走線，允許接地電容最大為 30 pF 進(jìn)行濾波。
• 電容放置：將 0.1 μF 電容靠近設(shè)備的 VDD 引腳，并直接接地；將 0.1 μF 電容靠近設(shè)備的 VPC 引腳，并直接接地；將 3.3 μF（NDS 為 1.0 μF）電容靠近智能卡連接器的 VCC 引腳，并直接接地。

2. 符合 EMV 和 NDS 的優(yōu)化

• 濾波電容：演示板的默認(rèn)配置在智能連接器的 CLK 引腳和 RST 引腳分別連接了 27 pF 電容（C12 和 C13），用于在長走線或測試設(shè)備干擾的情況下對 CLK 和 RST 信號進(jìn)行濾波。CLK 上的電容可減少走線上的振鈴，減少與其他走線的耦合，并減慢 CLK 信號的邊沿。RST 上的電容有助于在嘈雜環(huán)境中滿足干擾規(guī)范。這些濾波電容在 EMV 測試環(huán)境中很有用，且對 NDS 測試沒有影響。它們可以根據(jù)具體應(yīng)用（PCB、卡時鐘頻率、符合適用標(biāo)準(zhǔn)等）進(jìn)行調(diào)整（值不超過 30 pF）或移除，以優(yōu)化性能。
• VCC 電容：默認(rèn)的 3.3 μF VCC 電容是滿足 EMV2000 版本 4.0 規(guī)范中動態(tài) VCC（智能卡電源）瞬態(tài)電流要求所必需的。為了符合 NDS，需要一個較小的 1 μF 電容來滿足激活放電時間規(guī)范。

五、演示板原理圖、PCB 布局和物料清單

1. 原理圖

通過圖 5 可以查看 73S8024C 演示板的電氣原理圖。

2. 物料清單