在芯片設(shè)計(jì)驗(yàn)證邁向智能化的過(guò)程中，如何高效、自動(dòng)地生成高可靠性 SystemVerilog Assertion（SVA），一直是行業(yè)關(guān)注的核心技術(shù)難題。

繼去年國(guó)家集成電路設(shè)計(jì)自動(dòng)化技術(shù)創(chuàng)新中心（EDA 國(guó)創(chuàng)中心）與芯華章科技在DVCon China首次展示大模型驅(qū)動(dòng)的SVA自動(dòng)生成技術(shù)，初步驗(yàn)證了AI在斷言生成上的應(yīng)用潛力后，EDA國(guó)創(chuàng)中心、芯華章科技與智維創(chuàng)芯（南京）技術(shù)有限公司三方研究團(tuán)隊(duì)，在新加坡舉辦的2026 ISEDA 國(guó)際電子設(shè)計(jì)自動(dòng)化學(xué)術(shù)會(huì)議上發(fā)布最新研究成果。

在高可靠性芯片驗(yàn)證場(chǎng)景中，生成能力不等于可信能力，未經(jīng)驗(yàn)證的 AI 輸出可能埋下設(shè)計(jì)隱患。芯華章提出芯片驗(yàn)證智能體“證據(jù)閉環(huán)”框架：AI Agent真正進(jìn)入工業(yè)級(jí)驗(yàn)證流程，關(guān)鍵在于把生成物轉(zhuǎn)化為可審查、可復(fù)現(xiàn)、可追溯、可治理的工程證據(jù)，讓AI的“生成力”真正轉(zhuǎn)化為驗(yàn)證流程可接受的“可信生產(chǎn)力”。

本次研究聚焦工業(yè)級(jí)落地需求，針對(duì)前期實(shí)踐中發(fā)現(xiàn)的關(guān)鍵技術(shù)瓶頸展開(kāi)深度優(yōu)化，創(chuàng)新性提出以數(shù)據(jù)為中心的SVA Generator框架，通過(guò)抽象語(yǔ)法樹(shù)（AST）約束注入與基于屬性等價(jià)性形式化驗(yàn)證的SVA語(yǔ)義一致性評(píng)測(cè)方法，實(shí)現(xiàn)了從 “工程可行” 到 “工業(yè)級(jí)可靠” 的關(guān)鍵躍升。

直面工業(yè)級(jí)瓶頸

傳統(tǒng)大模型為何難啃SVA這塊骨頭？

在芯片驗(yàn)證流程中，SVA作為可執(zhí)行的規(guī)范，是動(dòng)態(tài)仿真與形式化驗(yàn)證的靈魂。然而，手動(dòng)編寫(xiě)SVA對(duì)工程師的線性時(shí)序邏輯基礎(chǔ)，硬件時(shí)鐘復(fù)位規(guī)約與時(shí)序算子使用等專(zhuān)業(yè)知識(shí)要求極高，耗時(shí)且極易出錯(cuò)。

盡管通用大語(yǔ)言模型（LLM）在軟件代碼生成上屢創(chuàng)奇跡，但在芯片驗(yàn)證這一特定工業(yè)場(chǎng)景下，卻普遍面臨兩大底層瓶頸：

一， 數(shù)據(jù)稀缺與“邏輯幻覺(jué)”：

業(yè)界極度匱乏高質(zhì)量、嚴(yán)格對(duì)齊的“自然語(yǔ)言描述-SVA斷言”數(shù)據(jù)集。若直接依賴(lài)大模型進(jìn)行無(wú)約束合成，極易在生成中引入虛構(gòu)信號(hào)、遺漏時(shí)鐘或復(fù)位語(yǔ)義，產(chǎn)生嚴(yán)重的“邏輯幻覺(jué)”。

二， 表面評(píng)測(cè)的局限性：

過(guò)往相關(guān)技術(shù)手段多局限于淺層的語(yǔ)法正確性編譯檢查，僅驗(yàn)證 SVA 斷言是否可正常編譯。但在實(shí)際的驗(yàn)證中，大量語(yǔ)法合規(guī)的 SVA 斷言其時(shí)序語(yǔ)義與設(shè)計(jì)意圖存在顯著偏差，目前仍缺乏標(biāo)準(zhǔn)化、深層次的形式化語(yǔ)義等價(jià)評(píng)估手段。

以數(shù)據(jù)為中心

SVA Generator 實(shí)現(xiàn)高保真時(shí)序推理

圖1展示了SVA生成流程：用戶(hù)輸入自然語(yǔ)言描述，智能體生成對(duì)應(yīng)的SVA，并對(duì)未通過(guò)語(yǔ)法檢查的SVA迭代生成后送入后續(xù)驗(yàn)證工作流。

為了讓 AI 真正理解周期精準(zhǔn)的時(shí)序依賴(lài)，在實(shí)測(cè)中我們并未選擇單純擴(kuò)大模型參數(shù)的傳統(tǒng)路線，而是將核心突破點(diǎn)聚焦在數(shù)據(jù)高保真與邏輯強(qiáng)對(duì)齊，構(gòu)建更適配硬件驗(yàn)證的 SVA 生成框架：

AST 約束注入（數(shù)據(jù)構(gòu)造側(cè)）：

在自動(dòng)標(biāo)注階段，先對(duì)參考 SVA 做 AST 解析，分離出兩類(lèi)互補(bǔ)信息——AST Signals（時(shí)鐘、復(fù)位、信號(hào)名等實(shí)體集合）和 AST Structure（算子嵌套與時(shí)序拓?fù)洌?/p>

前者約束描述中"可以出現(xiàn)哪些實(shí)體"，后者約束"實(shí)體之間如何在時(shí)序上關(guān)聯(lián)"。兩類(lèi)信息作為強(qiáng)約束注入標(biāo)注過(guò)程，迫使生成的自然語(yǔ)言描述嚴(yán)格錨定原始代碼，從而大幅抑制信號(hào)幻覺(jué)與時(shí)序語(yǔ)義漂移，為 SFT 提供高保真監(jiān)督數(shù)據(jù)。

圖1SVA生成工作流

語(yǔ)法感知閉環(huán)迭代：

工程部署版本支持編譯器錯(cuò)誤日志自動(dòng)反饋，模型可根據(jù)診斷信息自我修正，直至輸出通過(guò)語(yǔ)法檢查；學(xué)術(shù)評(píng)測(cè)時(shí)則關(guān)閉迭代循環(huán)，以單次生成能力體現(xiàn)模型底座性能，保證與通用 LLM 基線的對(duì)比客觀嚴(yán)謹(jǐn)。

建立可復(fù)現(xiàn)的評(píng)測(cè)體系

分層基準(zhǔn) + 形式化等價(jià)檢查

相較于早期難度混雜、僅關(guān)注編譯通過(guò)率的評(píng)估方式，這項(xiàng)研究更具行業(yè)復(fù)用價(jià)值的產(chǎn)出在于構(gòu)建了一套規(guī)范、開(kāi)放且語(yǔ)義導(dǎo)向的評(píng)估與錯(cuò)誤歸因體系：

AST 深度分層基準(zhǔn)（D1–D4）：

以參考 SVA 的 AST 最大樹(shù)深作為復(fù)雜度度量，將基準(zhǔn)集劃分為四個(gè)梯度——D1（樹(shù)深=1，嵌套極淺）、D2（單層時(shí)序組合，如固定周期延遲）、D3（多層算子嵌套）、D4（樹(shù)深≥4，需長(zhǎng)鏈時(shí)序推理的深層嵌套屬性），從而將語(yǔ)法覆蓋與結(jié)構(gòu)復(fù)雜度解耦，支持細(xì)粒度的難度感知分析。

基于芯華章 GalaxFV 的形式化屬性等價(jià)檢查：

采用芯華章科技 GalaxFV 形式化驗(yàn)證工具，在統(tǒng)一時(shí)鐘與環(huán)境假設(shè)下，對(duì)生成 SVA 與參考 SVA 做雙向蘊(yùn)含檢查以判定語(yǔ)義等價(jià)，并將非等價(jià)情況進(jìn)一步歸因?yàn)榧s束過(guò)緊（生成SVA蘊(yùn)含參考SVA）、約束過(guò)寬（參考SVA蘊(yùn)含生成SVA）和無(wú)關(guān)系三類(lèi)。

由此得出的語(yǔ)義等價(jià)率（SER = 等價(jià)數(shù) / 語(yǔ)法通過(guò)數(shù)）直接度量屬性級(jí)正確性，超越了單純的編譯通過(guò)評(píng)估。

在此體系下，形式化工具暴露出的深層語(yǔ)義失敗模式——尤其是高層級(jí)（D3/D4）中顯著上升的"無(wú)關(guān)系"占比——可作為反饋信號(hào)回饋數(shù)據(jù)構(gòu)造流程，驅(qū)動(dòng)對(duì)欠表征結(jié)構(gòu)的補(bǔ)充采樣或約束規(guī)則強(qiáng)化，形成數(shù)據(jù)精煉的迭代閉環(huán)。

實(shí)驗(yàn)結(jié)果

復(fù)雜時(shí)序場(chǎng)景性能大幅領(lǐng)先

在單次生成、無(wú)迭代重試的嚴(yán)苛條件下，SVA Generator 展現(xiàn)出顯著優(yōu)勢(shì)如圖2所示：

圖2各基線在不同AST深度下的語(yǔ)法通過(guò)率與語(yǔ)義等價(jià)率表現(xiàn)

單次語(yǔ)法通過(guò)率（SPR）表現(xiàn)穩(wěn)?。?/p>

在代碼合規(guī)性上，SVA Generator 各層級(jí)表現(xiàn)穩(wěn)定（D1 高達(dá) 99.6%，D2 為 98.5%，D3 為 83.8%，D4 為 74.2%），整體語(yǔ)法控制能力與主流強(qiáng)通用大模型處于可比水平；其中 D1–D2 層級(jí)基本持平，D3–D4 層級(jí)通用大模型略有優(yōu)勢(shì)，表明深層嵌套結(jié)構(gòu)對(duì)專(zhuān)用模型的語(yǔ)法生成仍構(gòu)成額外挑戰(zhàn)。

結(jié)構(gòu)錯(cuò)誤歸因分析顯示，編譯失敗的主要來(lái)源是隨 AST 嵌套深度增加而加劇的結(jié)構(gòu)錯(cuò)誤（Structure Error），該類(lèi)錯(cuò)誤在所有模型中均為首要失敗模式。

語(yǔ)義等價(jià)率（SER）實(shí)現(xiàn)跨越式提升：

在真正考驗(yàn)時(shí)序長(zhǎng)鏈推理的復(fù)雜場(chǎng)景下，SVA Generator 展現(xiàn)出明顯優(yōu)勢(shì)。

相比表現(xiàn)最佳的通用大模型基線（Gemini-3-Flash），SVA Generator 在 D2、D3、D4 層級(jí)的語(yǔ)義等價(jià)率分別提升了 24.5、26.0 和 17.5 個(gè)百分點(diǎn)，D2–D4 復(fù)雜區(qū)間的平均語(yǔ)義等價(jià)率提升達(dá) 22.7 個(gè)百分點(diǎn)。

研究同時(shí)客觀披露當(dāng)前局限：

D4 最深層時(shí)序場(chǎng)景語(yǔ)義等價(jià)率為 62.1%，錯(cuò)誤歸因顯示"無(wú)關(guān)系"（No Relationship）類(lèi)語(yǔ)義漂移是該層級(jí)的首要失敗模式，為后續(xù)數(shù)據(jù)增強(qiáng)與約束注入優(yōu)化提供了明確方向，保持務(wù)實(shí)嚴(yán)謹(jǐn)?shù)墓こ虘B(tài)度。

從初步驗(yàn)證工程可行性，到完成學(xué)術(shù)固化，EDA國(guó)創(chuàng)中心、芯華章科技、智維創(chuàng)芯三方以務(wù)實(shí)、嚴(yán)謹(jǐn)、可落地的思路推進(jìn)驗(yàn)證智能化。

目前EDA國(guó)創(chuàng)中心端到端數(shù)字芯片前端設(shè)計(jì)驗(yàn)證產(chǎn)品 ChatDV已完成對(duì)本次SVA Generator相關(guān)技術(shù)成果的支持與集成，推動(dòng)前沿研究成果從實(shí)驗(yàn)室走向真實(shí)工程場(chǎng)景，為產(chǎn)業(yè)鏈上下游用戶(hù)提供更高效、更可靠的智能驗(yàn)證能力。

此次三方聯(lián)合研究成果，不僅為大模型安全、可靠地落地工業(yè)級(jí)芯片驗(yàn)證流程提供了扎實(shí)的底層數(shù)據(jù)科學(xué)依據(jù)，更為我國(guó)集成電路產(chǎn)業(yè)走向設(shè)計(jì)驗(yàn)證智能化與自主化，夯實(shí)了關(guān)鍵技術(shù)支撐。

關(guān)于EDA國(guó)創(chuàng)中心

國(guó)家集成電路設(shè)計(jì)自動(dòng)化技術(shù)創(chuàng)新中心（簡(jiǎn)稱(chēng)EDA國(guó)創(chuàng)中心）是經(jīng)科技部于2022年12月批準(zhǔn)成立的我國(guó)集成電路設(shè)計(jì)領(lǐng)域首個(gè)國(guó)家級(jí)技術(shù)創(chuàng)新中心。中心聚焦下一代電子設(shè)計(jì)自動(dòng)化（EDA）技術(shù)突破，以"智能EDA——計(jì)算一切電路"為理念，合成海量集成電路設(shè)計(jì)數(shù)據(jù)，研制電路生成專(zhuān)用工具，創(chuàng)新基于AI大模型的集成電路設(shè)計(jì)新范式，賦能集成電路設(shè)計(jì)產(chǎn)業(yè)。

關(guān)于智維創(chuàng)芯

智維創(chuàng)芯（南京）技術(shù)有限公司（簡(jiǎn)稱(chēng)智維創(chuàng)芯），是由EDA國(guó)創(chuàng)中心依據(jù)《數(shù)字芯片領(lǐng)域驗(yàn)證大模型項(xiàng)目孵化方案》，經(jīng)東南大學(xué)、南京江北新區(qū)、EDA國(guó)創(chuàng)中心三方理事會(huì)共同批準(zhǔn)并重點(diǎn)孵化的高科技企業(yè)。

公司旨在研發(fā)基于大模型的芯片驗(yàn)證智能體，實(shí)現(xiàn)了驗(yàn)證平臺(tái)自動(dòng)生成、錯(cuò)誤智能定位與修復(fù)、全棧式驗(yàn)證工具鏈集成等核心功能，并成功融入國(guó)際首個(gè)數(shù)字芯片驗(yàn)證大模型ChatDV的前沿成果。

智維創(chuàng)芯專(zhuān)注于集成電路設(shè)計(jì)自動(dòng)化與人工智能的深度融合，核心團(tuán)隊(duì)擁有豐富的EDA工具開(kāi)發(fā)和芯片驗(yàn)證實(shí)戰(zhàn)經(jīng)驗(yàn)，在基于大模型的測(cè)試激勵(lì)自動(dòng)生成、驗(yàn)證覆蓋率智能分析等方面具備獨(dú)到技術(shù)優(yōu)勢(shì)，積極響應(yīng)2026年《政府工作報(bào)告》“深化拓展‘人工智能+’，推動(dòng)智能體規(guī)模化應(yīng)用”的戰(zhàn)略部署，致力于為高端芯片自主研發(fā)及復(fù)雜芯片驗(yàn)證提供智能化、高可靠性的全流程解決方案，助力我國(guó)集成電路產(chǎn)業(yè)自主創(chuàng)新與高質(zhì)量發(fā)展。

關(guān)于芯華章科技

芯華章聚焦EDA數(shù)字驗(yàn)證領(lǐng)域，提供從芯片到系統(tǒng)的敏捷驗(yàn)證解決方案，打造了完整的數(shù)字驗(yàn)證全流程工具平臺(tái)。我們擁有超過(guò)200件自主研發(fā)專(zhuān)利申請(qǐng)，并且推出了十?dāng)?shù)款基于平臺(tái)化、智能化、云化底層構(gòu)架的商用級(jí)驗(yàn)證產(chǎn)品，可全面覆蓋數(shù)字芯片驗(yàn)證需求。這些產(chǎn)品系列涵蓋硬件仿真系統(tǒng)、FPGA原型驗(yàn)證系統(tǒng)、智能場(chǎng)景驗(yàn)證、靜態(tài)與形式驗(yàn)證、邏輯仿真、系統(tǒng)調(diào)試以及驗(yàn)證云等領(lǐng)域，確保為數(shù)字芯片及系統(tǒng)提供全方位的驗(yàn)證支持。