在vivado中，我們常用的時序約束指令主要包括如下幾個方面。

其中1是添加幾個觀察信號，2是采樣深度。1根據(jù)自己要觀察的信號進(jìn)行選擇，2一般越大越好。

為滿足對 “納秒級實時響應(yīng)” 與 “復(fù)雜數(shù)據(jù)深度運算” 的雙重需求，“FPGA+GPU”異構(gòu)混合部署....

FPGA 芯片中DSP（數(shù)字信號處理）硬核是高性能計算的核心資源，但使用不當(dāng)會引入隱蔽性極強的“坑”....

FIRST IN FIRST OUT （先入先出）。顧名思義，F(xiàn)IFO是一個數(shù)據(jù)具有先進(jìn)先出的存儲器....

Serial RapidIO(SRIO) 特指 RapidIO 標(biāo)準(zhǔn)的串行物理層實現(xiàn)。

在數(shù)字IC/FPGA設(shè)計的過程中，對PPA的優(yōu)化是無處不在的，也是芯片設(shè)計工程師的使命所在。此節(jié)主要....

FPGA定點數(shù)計算在高效資源利用、運算速度優(yōu)勢、硬件可預(yù)測性和成本效益等方面發(fā)揮著重要作用。它能節(jié)省....

microblaze和jtag-to-axi（jtag2axi）雖然也提供了訪問axi總線的能力，但....

本篇博客具體包括SPI協(xié)議的基本原理、模式選擇以及時序邏輯要求，采用FPGA（EPCE4），通過SP....

添加Zynq Processing System IP核，配置DDR控制器和時鐘。7000系列的Zy....

本章的實驗任務(wù)是在 PL 端自定義一個 AXI4 接口的 IP 核，通過 AXI_HP 接口對 PS....

IBERT(Integrated Bit Error Ratio Tester),集成誤碼率測試儀。....

調(diào)頻連續(xù)波(frequency modulated continuous wave, FMCW)，常....

Xilinx FPGA因其高性能和低延遲，常用于串行通信接口設(shè)計。本文深入分析了Aurora、PCI....

本例程詳細(xì)介紹了如何在FPGA上實現(xiàn)Serial RapidIO（SRIO）通信協(xié)議，并通過Veri....

本文介紹了一個基于FPGA的內(nèi)存到串行數(shù)據(jù)傳輸模塊，該模塊設(shè)計用來高效地處理存儲器中的數(shù)據(jù)并傳輸至串....

如果對處于全速(at-speed)運行下的FPGA調(diào)試，工程師在現(xiàn)有通用“能力技術(shù)”基礎(chǔ)上，再增加“....

本篇將詳細(xì)介紹如何利用Verilog HDL在FPGA上實現(xiàn)SRAM的讀寫測試。SRAM是一種非易失....

本質(zhì)上就是對數(shù)據(jù)進(jìn)行多級寄存器緩存，延遲時間以clk的一個周期為單位，消耗的就是寄存器。比較適合延遲....

這列出了定義板上可用的不同JTAG鏈。每個鏈都列在下面<jtag_chain>以及鏈的名稱，以及定義名稱和鏈中組件的位置。

在 FPGA 中測試 DDR 帶寬時，帶寬無法跑滿是常見問題。下面我將從架構(gòu)、時序、訪問模式、工具限....

CLAHE圖像增強算法又稱為對比度有限的自適應(yīng)直方圖均衡算法，其算法原理是通過有限的調(diào)整圖像局部對比....

Aurora 是 Xilinx(賽靈思)推出的一種高速串行接口協(xié)議，主要用于 FPGA 之間或 FP....

AHB（Advanced High-performance Bus）高速總線，接高速master設(shè)備....

JTAG作為一項國際標(biāo)準(zhǔn)測試協(xié)議（IEEE1149.1兼容），主要用于芯片內(nèi)部測試和調(diào)試。目前的主流....

I2C是由Philips開發(fā)的簡單的雙向兩線總線，在深入淺出理解SPI協(xié)議中，我們區(qū)分了單工，半雙工....

離散信號的頻譜是周期的，連續(xù)信號的頻譜是非周期的。

SPI,全稱（Serial Peripheral interface）是由摩托羅拉公司首先定義的協(xié)議....

串行RapidIO，高速串行通信協(xié)議，旨在鏈接DSP、FPGA、網(wǎng)絡(luò)處理器等芯片，具有低延遲、高帶寬....