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      FPGA設(shè)計論壇

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      FPGA時序約束之設(shè)置時鐘組

      Vivado中時序分析工具默認會分析設(shè)計中所有時鐘相關(guān)的時序路徑，除非時序約束中設(shè)置了時鐘組或fal....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 04-23 09:50 ?1707次閱讀
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      Verilog仿真事件中的延時分析

      在實際電路中存在兩種延遲，慣性延遲 (Inertial delay) 和傳導(dǎo)延遲 (Transpor....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 04-18 09:54 ?1490次閱讀
      Verilog仿真事件中的延時分析

      ZYNQ FPGA的PS端IIC設(shè)備接口使用

      zynq系列中的FPGA，都會自帶兩個iic設(shè)備，我們直接調(diào)用其接口函數(shù)即可運用。使用xilinx官....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 04-17 11:26 ?2476次閱讀
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      Vivado HLS設(shè)計流程

      為了盡快把新產(chǎn)品推向市場，數(shù)字系統(tǒng)的設(shè)計者需要考慮如何加速設(shè)計開發(fā)的周期。設(shè)計加速主要可以從“設(shè)計的....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 04-16 10:43 ?1824次閱讀
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      RISC-V五級流水線CPU設(shè)計

      本文實現(xiàn)的CPU是一個五級流水線的精簡版CPU(也叫PCPU，即pipeline)，包括IF(取指令....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 04-15 09:46 ?1986次閱讀
      RISC-V五級流水線CPU設(shè)計

      在testbench中如何使用阻塞賦值和非阻塞賦值

      本文詳細闡述了在一個testbench中，應(yīng)該如何使用阻塞賦值與非阻塞賦值。首先說結(jié)論，建議在tes....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 04-15 09:34 ?1403次閱讀
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      Verilog編寫規(guī)范

      用最右邊的字符下劃線代表低電平有效,高電平有效的信號不得以下劃線表示,短暫的有效信號建議采用高電平有....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 04-11 09:36 ?1246次閱讀

      DDR3 SDRAM配置教程

      DDR3 SDRAM(Double-Data-Rate ThreeSynchronous Dynam....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 04-10 09:42 ?4457次閱讀
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      基于FPGA的FIFO實現(xiàn)

      FIFO(First in First out)為先進先出隊列，具有存儲功能，可用于不同時鐘域間傳輸....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 04-09 09:55 ?1663次閱讀
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      一文詳解AXI DMA技術(shù)

      AXI直接數(shù)值存?。―rect Memory Access，DMA）IP核在AXI4內(nèi)存映射和AXI....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 04-03 09:32 ?2736次閱讀
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      一文詳解Video In to AXI4-Stream IP核

      Video In to AXI4-Stream IP核用于將視頻源(帶有同步信號的時鐘并行視頻數(shù)據(jù)，....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 04-03 09:28 ?3156次閱讀
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      FPGA在數(shù)字化時代的主要發(fā)展趨勢

      隨著數(shù)字化時代的飛速發(fā)展，人工智能（AI）、大數(shù)據(jù)分析、自動駕駛等新興領(lǐng)域的需求不斷攀升。FPGA作....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 04-02 09:49 ?1924次閱讀
      FPGA在數(shù)字化時代的主要發(fā)展趨勢

      詳解Zynq中的SPI控制器

      本文簡單介紹Zynq中的SPI控制器。本文將“master”稱為“主機”；將“slave”稱為“從機....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 03-31 10:35 ?2184次閱讀
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      Zynq7000處理器的配置詳解

      添加好ZYNQ7 Processing System IP核后，需要對其進行配置，雙擊彈出如下窗口。....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 03-27 09:37 ?2904次閱讀
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      FPGA學習筆記

      線網(wǎng)類型表示硬件電路元件之間實際存在的物理連線，有很多種：wire、tri、wor等等，當然日常使用....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 03-27 09:34 ?1557次閱讀
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      基于Verilog語言實現(xiàn)CRC校驗

      CRC即循環(huán)冗余校驗碼：是數(shù)據(jù)通信領(lǐng)域中最常用的一種查錯校驗碼，其特征是信息字段和校驗字段的長度可以....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 03-24 10:36 ?2773次閱讀
      基于Verilog語言實現(xiàn)CRC校驗

      一文詳解Vivado時序約束

      Vivado的時序約束是保存在xdc文件中，添加或創(chuàng)建設(shè)計的工程源文件后，需要創(chuàng)建xdc文件設(shè)置時序....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 03-24 09:44 ?5167次閱讀
      一文詳解Vivado時序約束

      一文詳解Verilog HDL

      Verilog HDL（Hardware Description Language）是一種硬件描述語....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 03-17 15:17 ?4590次閱讀
      一文詳解Verilog HDL

      千兆網(wǎng)絡(luò)PHY芯片RTL8211E的實踐應(yīng)用

      以太網(wǎng)MAC模塊負責實現(xiàn)以太網(wǎng)MAC子層的功能，完成802.3ab的數(shù)據(jù)封裝與解封。其同時負責適配硬....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 03-17 13:56 ?9547次閱讀
      千兆網(wǎng)絡(luò)PHY芯片RTL8211E的實踐應(yīng)用

      基于FPGA的DS18B20數(shù)字溫度傳感器測溫實例

      本文將使用三段式狀態(tài)機（Moore型）的寫法來對DS18B20進行測溫操作，以便了解DS18B20和....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 03-17 11:06 ?2739次閱讀
      基于FPGA的DS18B20數(shù)字溫度傳感器測溫實例

      AXI接口FIFO簡介

      AXI接口FIFO是從Native接口FIFO派生而來的。AXI內(nèi)存映射接口提供了三種樣式：AXI4....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 03-17 10:31 ?2366次閱讀
      AXI接口FIFO簡介

      如何使用FPGA驅(qū)動并行ADC和DAC芯片，使用不同編碼方式的ADC與DAC時的注意事項

      ADC和DAC是FPGA與外部信號的接口，從數(shù)據(jù)接口類型的角度劃分，有低速的串行接口和高速的并行接口....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 03-14 13:54 ?2431次閱讀
      如何使用FPGA驅(qū)動并行ADC和DAC芯片，使用不同編碼方式的ADC與DAC時的注意事項

      復(fù)位電路的作用、控制方式和類型

      復(fù)位電路也是數(shù)字邏輯設(shè)計中常用的電路，不管是 FPGA 還是 ASIC 設(shè)計，都會涉及到復(fù)位，一般 ....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 03-12 13:54 ?4316次閱讀
      復(fù)位電路的作用、控制方式和類型

      AXI握手時序優(yōu)化—pipeline緩沖器

      skid buffer（pipeline緩沖器）介紹 ??解決ready/valid兩路握手的時序困....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 03-08 17:10 ?1541次閱讀
      AXI握手時序優(yōu)化—pipeline緩沖器

      DDR內(nèi)存控制器的架構(gòu)解析

      DDR內(nèi)存控制器是一個高度集成的組件，支持多種DDR內(nèi)存類型（DDR2、DDR3、DDR3L、LPD....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 03-05 13:47 ?4411次閱讀
      DDR內(nèi)存控制器的架構(gòu)解析

      FPGA設(shè)計調(diào)試流程

      調(diào)試，即Debug，有一定開發(fā)經(jīng)驗的人一定會明確這是設(shè)計中最復(fù)雜最磨人的部分。對于一個龐大復(fù)雜的FP....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 03-04 11:02 ?2088次閱讀
      FPGA設(shè)計調(diào)試流程

      增量式編碼器原理介紹

      增量式編碼器是一種將位移信息轉(zhuǎn)換成周期性電信號，再將電信號轉(zhuǎn)換成脈沖計數(shù)的裝置。
      的頭像 FPGA設(shè)計論壇 發(fā)表于 03-03 10:21 ?2725次閱讀
      增量式編碼器原理介紹

      Vivado FIR IP核實現(xiàn)

      Xilinx的FIR IP核屬于收費IP，但是不需要像 Quartus那樣通過修改license文件....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 03-01 14:44 ?3172次閱讀
      Vivado FIR IP核實現(xiàn)

      Verilog中signed和$signed()的用法

      1、在verilog中有時會用signed修飾符來修飾定義的數(shù)據(jù)，運算的時候也會用$signed（）....
      的頭像 FPGA設(shè)計論壇 發(fā)表于 02-17 17:47 ?1649次閱讀
      Verilog中signed和$signed()的用法

      根據(jù)波形圖編寫Verilog代碼

      根據(jù)下面的時序圖實現(xiàn)這個組合邏輯電路。
      的頭像 FPGA設(shè)計論壇 發(fā)表于 02-17 14:38 ?1361次閱讀
      根據(jù)波形圖編寫Verilog代碼
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