本視頻主要詳細(xì)介紹了電腦死機(jī)畫面定格是什么原因，分別是CPU氧化、灰塵堆積、CPU溫度太高、發(fā)生碰撞、電源問題、內(nèi)存和顯卡的問題。...

電磁波輻射的來源主要有：自然源油雷電、太陽黑子活動、宇宙射線等。人為源有：核電站泄漏、核爆炸、核試驗(yàn)等。...

本視頻主要詳細(xì)介紹了電腦死機(jī)的軟件原因，分別是病毒感染、CMOS設(shè)置不當(dāng)、系統(tǒng)文件的誤刪除、初始化文件遭破壞、動態(tài)鏈接庫文件（、DLL）丟失、硬盤剩余空間太少或碎片太多。...

電磁輻射就在我們身邊，如高壓線、電臺、電視臺、變電站、雷達(dá)站、電磁波發(fā)射塔和醫(yī)療設(shè)備、電子儀器、辦公自動化設(shè)備和微波爐、電視機(jī)、收音機(jī)、電腦及手機(jī)等家用電器工作時所產(chǎn)生的...

CPU、顯示卡等配件不要超頻過高，要注意溫度，否則，在啟動或運(yùn)行時會莫名其妙地重啟或死機(jī)。在更換電腦配件時，一定要插好，因?yàn)榕浼佑|不良會引起系統(tǒng)死機(jī)。...

使用補(bǔ)償導(dǎo)線以后有利于降低災(zāi)害的發(fā)生，降低高溫以后能夠讓線路更加的適用于環(huán)境的考驗(yàn)。...

判斷機(jī)器處于死機(jī)狀態(tài)。狀態(tài)的方法是按鍵的NumLock鍵，看Num燈是不是會隨著鍵的按下改變狀態(tài)。如果不改變，那么就是處于死機(jī)狀態(tài)。...

本視頻主要詳細(xì)介紹了電腦卡怎么辦簡單步驟，分別是卸載同類型的軟件、清理回收站、借助軟件清理電腦垃圾、定期清理磁盤碎片、系統(tǒng)垃圾文件、重裝系統(tǒng)。...

本視頻主要詳細(xì)介紹了電腦卡頓不流暢是什么原因，分別是連續(xù)使用時間過長、系統(tǒng)垃圾過多、C盤飽滿、缺少某個組件、顯卡出現(xiàn)問題、電腦使用壽命達(dá)上限、電腦開機(jī)啟動項(xiàng)太多。...

打開我的電腦，在C盤上鼠標(biāo)右鍵選擇“屬性”→“清理磁盤”，這樣可以先把C盤里的一些表面垃圾和零碎文件清理掉。在進(jìn)入C盤的“C：\WINDOWS\SoftwareDistribution”，把Download文件夾里的文件都刪...

雙擊“這臺電腦”打開，在這臺電腦中我們就可以看到我的文檔，我的視頻，我的音樂等私人文件夾；右鍵點(diǎn)擊你想轉(zhuǎn)移的文件夾，選擇屬性；打開文件夾屬性后，點(diǎn)擊“位置”標(biāo)簽切換過去。...

本視頻主要詳細(xì)介紹了win7C盤空間不足原因以及如何徹底清理c盤，具體的跟隨小編一起了解下。...

本視頻主要詳細(xì)介紹了type-c接口手機(jī)有哪些，分別是三星GALAXYS8、華為P10、榮耀9、一加手機(jī)5、美圖M8。...

本視頻主要詳細(xì)介紹了typec接口的好處，分別是接口可拓展能力強(qiáng)、可供雙向充電、傳輸數(shù)據(jù)能力更強(qiáng)，充電功率更高、接口更輕薄、支持正反兩面插。...

時鐘的時序特性主要分為抖動（Jitter）、偏移（Skew）、占空比失真（Duty Cycle DistorTIon）3點(diǎn)。對于低速設(shè)計(jì)，基本不用考慮這些特征；對于高速設(shè)計(jì)，由于時鐘本身的原因造成的時序問題很普遍...

用Altera的話來說，TimeQuest Timing Analyzer是一個功能強(qiáng)大的，ASIC-style的時序分析工具。采用工業(yè)標(biāo)準(zhǔn)--SDC（synopsys design contraints）--的約束、分析和報告方法來驗(yàn)證你的設(shè)計(jì)是否滿足時序設(shè)計(jì)的要求...

開始時：有復(fù)雜的邏輯關(guān)系，是我們初學(xué)者剛剛接觸的數(shù)電方面的基礎(chǔ)應(yīng)用，設(shè)計(jì)一個基礎(chǔ)的TTL邏輯，根據(jù)真值表-----卡諾圖-----簡歷函數(shù)式邏輯表達(dá)式，舉個例子：X=AB+CD+BD+BC+AD+AC，需要很多的...

testbench是一種驗(yàn)證的手段。首先，任何設(shè)計(jì)都是會有輸入輸出的。但是在軟環(huán)境中沒有激勵輸入，也不會對你設(shè)計(jì)的輸出正確性進(jìn)行評估。那么此時便有一種，模擬實(shí)際環(huán)境的輸入激勵和輸出校...

Verilog HDL是一種用于數(shù)字系統(tǒng)設(shè)計(jì)的語言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型也稱為模塊。Verilog HDL既是一種行為描述的語言也是一種結(jié)構(gòu)描述的語言。...

PLL，即鎖相環(huán)。簡單的理解，給PLL一一個時鐘輸入（--般是外部晶振時鐘），然后經(jīng)過PLL內(nèi)部的處理以后，在PLL的輸出端口就可以得到一定范圍的時鐘頻率。其之所以應(yīng)用廣泛，因?yàn)閺腜LL輸出得...