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編程語言及工具
電子發(fā)燒友網(wǎng)編程語言及工具欄目提供嵌入式設(shè)計(jì)所需的嵌入式編程語言技術(shù)和開發(fā)工具以及最新設(shè)計(jì)相關(guān)內(nèi)容，是嵌入式工程師喜歡的網(wǎng)站。
如何解決數(shù)據(jù)缺失問題？
當(dāng)處理數(shù)據(jù)時(shí)，常常會(huì)遇到缺失數(shù)據(jù)的情況。缺失數(shù)據(jù)可能由于各種原因引起，例如傳感器故障、人為錯(cuò)誤、數(shù)據(jù)采集問題等。...
2023-06-20 標(biāo)簽：神經(jīng)網(wǎng)絡(luò)向量機(jī)機(jī)器學(xué)習(xí)python 17346
怎么去設(shè)計(jì)一個(gè)基于FPGA的二進(jìn)制比較器呢？
前一篇文章我們介紹了通過小腳丫FPGA核心開發(fā)板來進(jìn)行門電路的實(shí)驗(yàn)過程。當(dāng)然，我們還可以畫出更多復(fù)雜的門電路組合，并且通過小腳丫FPGA輕松實(shí)現(xiàn)對(duì)應(yīng)的輸入/輸出特性的定義?，F(xiàn)在，我們...
2023-06-20 標(biāo)簽：led燈比較器數(shù)字電路FPGA開發(fā)板Verilog語言 2597
關(guān)于CRC硬件并行化運(yùn)算的實(shí)現(xiàn)方法的探討
數(shù)據(jù)校驗(yàn)的基礎(chǔ)運(yùn)算原理是模2運(yùn)算，也就是異或運(yùn)算。...
2023-06-20 標(biāo)簽：CRC校驗(yàn)Verilog語言CRC校驗(yàn)LSFR算法Verilog語言 2262
Verilog中跨模塊調(diào)用的兩種不同方式的優(yōu)缺點(diǎn)討論
在TB當(dāng)中，直接對(duì)DUT(Design under Test)的信號(hào)進(jìn)行讀寫是很常見的操作。...
2023-06-20 標(biāo)簽：計(jì)數(shù)器Verilog語言DUT 1875
什么是信號(hào)采樣率？如何更改信號(hào)的采樣率？
更改信號(hào)采樣率是數(shù)字信號(hào)處理中的一個(gè)重要操作，它涉及對(duì)信號(hào)進(jìn)行重新采樣，以改變信號(hào)的采樣率。...
2023-06-20 標(biāo)簽：數(shù)字信號(hào)處理python 5228
相位響應(yīng)信號(hào)在系統(tǒng)中傳輸過程中的相位變化
相位響應(yīng)是信號(hào)處理領(lǐng)域中一個(gè)重要的概念，描述了信號(hào)在系統(tǒng)中傳輸過程中的相位變化。相位響應(yīng)在時(shí)域和頻域分析中起著關(guān)鍵作用，對(duì)信號(hào)的特性和系統(tǒng)性能具有重要影響。...
2023-06-20 標(biāo)簽：低通濾波器信號(hào)處理器fir濾波器pythonfir濾波器python低通濾波器信號(hào)處理器相位響應(yīng) 6454
標(biāo)準(zhǔn)頻帶FIR濾波器設(shè)計(jì)
FIR（Finite Impulse Response，有限脈沖響應(yīng)）濾波器是一種數(shù)字濾波器，其輸出信號(hào)僅由輸入信號(hào)和濾波器的沖激響應(yīng)決定。FIR濾波器的名稱源于其沖激響應(yīng)是一個(gè)有限長度的序列。...
2023-06-20 標(biāo)簽：數(shù)字濾波器衰減器模擬器fir濾波器python 2953
關(guān)于C程序中10個(gè)與內(nèi)存有關(guān)的常見錯(cuò)誤
與內(nèi)存有關(guān)的錯(cuò)誤屬于那種最令人驚恐的錯(cuò)誤。在時(shí)間和空間上，經(jīng)常在距離錯(cuò)誤源一段距離之后才表現(xiàn)出來。將錯(cuò)誤的數(shù)據(jù)寫到錯(cuò)誤的位置，你的程序可能在最終失敗之前運(yùn)行了一段時(shí)間。...
2023-06-20 標(biāo)簽：C語言 845
三段式狀態(tài)機(jī)編寫問題及三段式狀態(tài)機(jī)各部分功能分析
在 Verilog的江湖里，流傳著一段，兩段，三段式狀態(tài)機(jī)的傳說。它們各有優(yōu)劣，本文就書寫三段式狀態(tài)機(jī)的錯(cuò)誤原因進(jìn)行探尋。...
2023-06-20 標(biāo)簽：鎖存器時(shí)序邏輯電路狀態(tài)機(jī)Verilog語言 6059
嵌入式系統(tǒng)基本思想分層與時(shí)間片分析
分層的思想，并不是什么神秘的東西，事實(shí)上很多做項(xiàng)目的工程師本身自己也會(huì)在用。分層結(jié)構(gòu)確是很有用的東西，參透后會(huì)有一種恍然大悟的感覺。...
2023-06-20 標(biāo)簽：單片機(jī)寄存器嵌入式系統(tǒng)C語言LCD驅(qū)動(dòng) 960
C語言中的內(nèi)存四區(qū)分析
類型相同的數(shù)據(jù)有相同的表示形式、存儲(chǔ)格式以及相關(guān)的操作...
使用PyMC進(jìn)行時(shí)間序列分層建模
在統(tǒng)計(jì)建模領(lǐng)域，理解總體趨勢(shì)的同時(shí)解釋群體差異的一個(gè)強(qiáng)大方法是分層(或多層)建模。...
手把手用Verilog實(shí)現(xiàn)FIR濾波器
首先需要把FIR最基本的結(jié)構(gòu)實(shí)現(xiàn)，也就是每個(gè)FIR抽頭的數(shù)據(jù)與其抽頭系數(shù)相乘這個(gè)操作。由頂層文件對(duì)這個(gè)基本模塊進(jìn)行多次調(diào)用。...
2023-06-19 標(biāo)簽：轉(zhuǎn)換器FPGA設(shè)計(jì)FIRfir濾波器python 4505
為保證數(shù)字電路時(shí)序裕量所做的努力
由于以太網(wǎng)測(cè)試使用的開發(fā)板是淘寶購買的某款開發(fā)板，開發(fā)人員在電路設(shè)計(jì)時(shí)沒有考慮到將以太網(wǎng)芯片的接收時(shí)鐘、發(fā)送時(shí)鐘通過FPGA的專用時(shí)鐘管腳接入到到全局時(shí)鐘網(wǎng)絡(luò)...
2023-06-19 標(biāo)簽：FPGA設(shè)計(jì)以太網(wǎng)寄存器C語言RGMII 1387
為什么要同時(shí)存在m_sequencer和p_sequencer他們兩個(gè)？
在構(gòu)建復(fù)雜的sequence序列的時(shí)候，我們經(jīng)常會(huì)用到m_sequencer和p_sequencer，并且在很多資料中都提到兩者實(shí)際指向的是同一個(gè)對(duì)象，那么為什么要同時(shí)存在他們兩個(gè)，存在一個(gè)不就夠用了嗎？為此，...
有什么方案可以優(yōu)雅的優(yōu)化掉這些多余的if/else呢？
前期迭代懶得優(yōu)化，來一個(gè)需求，加一個(gè)if，久而久之，就串成了一座金字塔。...
2023-06-19 標(biāo)簽：C語言MAPcache技術(shù) 1694
優(yōu)秀的Verilog/FPGA開源項(xiàng)目-MATH庫介紹
數(shù)字信號(hào)處理（ Digital Signal Processing)技術(shù)廣泛地應(yīng)用于通信與信息系統(tǒng)、信號(hào)與信息處理、自動(dòng)控制、 雷達(dá)、軍事、航空航天、醫(yī)療、家用電器等許多領(lǐng)域。...
2023-06-19 標(biāo)簽：dspFPGA數(shù)字信號(hào)處理器Verilog語言 2144
MSPM0L1306之遷移工程
當(dāng)我們想從官方的例程中扣出一個(gè)demo來作為自己的空工程時(shí)，難免要解決不少問題，接下來演示一遍解決遷移工程的問題。...
Systrace分析知識(shí)點(diǎn)介紹
使用Google 預(yù)留的開發(fā)者模式中的 系統(tǒng)跟蹤 功能抓取systrace。...
讓Python快5倍最新計(jì)劃：優(yōu)化解釋器和內(nèi)存管理
2020 年秋，CPython 核心開發(fā)者 Mark Shannon 提出了關(guān)于 Python 的幾個(gè)性能改進(jìn)，這個(gè)提議被稱為 “香農(nóng)計(jì)劃” (Shannon Plan)。...
2023-06-18 標(biāo)簽：python 1065
聊聊C語言|特殊狀態(tài)機(jī)
狀態(tài)機(jī)是非常常用的框架之一，本質(zhì)就是通過記錄狀態(tài)值來執(zhí)行對(duì)應(yīng)動(dòng)作，但是有個(gè)問題就是每個(gè)對(duì)應(yīng)的狀態(tài)值都有對(duì)應(yīng)的動(dòng)作，如果碰到需要等待信號(hào)量再觸發(fā)的情況下需要特定處理，有沒更...
2023-06-18 標(biāo)簽：封裝技術(shù)C語言狀態(tài)機(jī) 955
怎么使用Go重構(gòu)流式日志網(wǎng)關(guān)呢？
流式日志網(wǎng)關(guān)的主要功能是提供 HTTP 接口，接收 CDN 邊緣節(jié)點(diǎn)上報(bào)的各類日志（訪問日志/報(bào)錯(cuò)日志/計(jì)費(fèi)日志等），將日志作預(yù)處理并分流到多個(gè)的 Kafka 集群和 Topic 中。...
2023-06-18 標(biāo)簽：CDN網(wǎng)絡(luò)JSONHTTP接口go語言 1071
嵌入式開發(fā)如何預(yù)防內(nèi)存泄漏呢？
最近部門不同產(chǎn)品接連出現(xiàn)內(nèi)存泄漏導(dǎo)致的網(wǎng)上問題，具體表現(xiàn)為單板在現(xiàn)網(wǎng)運(yùn)行數(shù)月以后，因?yàn)閮?nèi)存耗盡而導(dǎo)致單板復(fù)位現(xiàn)象。...
2023-06-18 標(biāo)簽：嵌入式系統(tǒng)C語言VOS 852
什么是CGI？CGI程序小例子介紹
從上到下，前面兩部分我們就是我們上一篇做的實(shí)驗(yàn)，已經(jīng)打通了。而第三部分就是本篇筆記的重點(diǎn)，我們要點(diǎn)燈，自然需要寫一個(gè)程序來解析數(shù)據(jù)及進(jìn)行點(diǎn)燈操作，即這里的CGI程序。...
2023-06-16 標(biāo)簽：led燈Linux系統(tǒng)C語言CGI技術(shù) 5518
m序列的verilog實(shí)現(xiàn)以及使能信號(hào)解決跨時(shí)終域問題
根據(jù)《通信原理》一書可知，m序列是最長線性反饋移位寄存器的簡稱，它產(chǎn)生的偽隨機(jī)序列的周期與其反饋移存器級(jí)數(shù)有關(guān);...
2023-06-16 標(biāo)簽：FPGA設(shè)計(jì)移位寄存器BPSKPLL電路Verilog語言 3509
Verilog實(shí)現(xiàn)講解
寫verilog第一步肯定需要將輸入輸出端口，常量等信息補(bǔ)齊全；...
2023-06-16 標(biāo)簽：寄存器VCS狀態(tài)機(jī)CLKVerilog語言 1031
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