可編程邏輯
提供權(quán)威的PLD及可編程邏輯器件設(shè)計應(yīng)用、Altera公司、Xilinx公司資訊和解決方案，包括HDL語言與源代碼、FPGA開發(fā)板、EDA工具、FPGA、FPGA軟件等領(lǐng)域。
Board從入門到精通系列（八）
HLS是High Level Synthesis的縮寫，是一種可以將高級程序設(shè)計語言C，C++，SystemC綜合為RTL代碼的工具。生產(chǎn)力的發(fā)展推動了設(shè)計模式。在電子技術(shù)初級階段，人們關(guān)注的是RLC電路，通過建立微分方程...
時序分析中的一些基本概念
時序分析時FPGA設(shè)計中永恒的話題，也是FPGA開發(fā)人員設(shè)計進(jìn)階的必由之路。慢慢來，先介紹時序分析中的一些基本概念。...
使用VIVADO對7系列FPGA的高效設(shè)計心得
隨著xilinx公司進(jìn)入20nm工藝，以堆疊的方式在可編程領(lǐng)域一路高歌猛進(jìn)，與其配套的EDA工具——新一代高端FPGA設(shè)計軟件VIVADO也備受關(guān)注和飽受爭議。...
ZYNQ器件的啟動配置方法
無任是用CPU作為系統(tǒng)的主要器件，還是用FPGA作為系統(tǒng)的主要器件，系統(tǒng)設(shè)計中首先要考慮到的問題就是處理器的啟動加載問題。...
Board從入門到精通（五）：軟硬件協(xié)同設(shè)計
Zynq最大的優(yōu)勢在于，同時具備軟件、硬件、IO可編程，即All Programmable。在設(shè)計Zynq過程中，同樣要建立一種意識，就是從原來單純的軟件思維（或單純的硬件思維）中解脫，轉(zhuǎn)向軟硬件協(xié)同設(shè)計...
賽靈思ZYNQ-7000架構(gòu)
該文章的硬件平臺是：ZC702（XC7Z020-1CLG484CES ）。所用軟件包括：PlanAhead、Xilinx Platform Studio、Xilinx Software Development Kit，版本均為14.4。串口工具為Tera Term。...
SVD的效果到底如何呢？
機(jī)器學(xué)習(xí)中常用的降維方法是主成分分析(PCA)，而主成分分析常用奇異值分解(SVD)。那么SVD的效果到底如何呢？SVD常用來進(jìn)行圖像的壓縮，我們就來實驗一下。...
FPGA開發(fā)基本流程
FPGA是可編程芯片，因此FPGA的設(shè)計方法包括硬件設(shè)計和軟件設(shè)計兩部分。硬件包括FPGA芯片電路、 存儲器、輸入輸出接口電路以及其他設(shè)備，軟件即是相應(yīng)的HDL程序以及最新才流行的嵌入式C程序...
FPGA主要供應(yīng)商與產(chǎn)品
Spartan-3A在Spartan-3和Spartan-3E平臺的基礎(chǔ)上，整合了各種創(chuàng)新特性幫助客戶極大地削減了系統(tǒng)總成本。...
FPGA主要供應(yīng)商與產(chǎn)品(1)
1984年，賽靈思發(fā)明了現(xiàn)場可編程門陣列(FPGA)，同時它成為全球首家無晶圓半導(dǎo)體公司的鼻祖，賽靈思通過不斷應(yīng)用尖端技術(shù)來長久保持它的行業(yè)領(lǐng)袖地位：賽靈思 是首家采用180nm、150nm、130nm、...
FPGA主要供應(yīng)商與產(chǎn)品(3)
Virtex系列是賽靈思的高端產(chǎn)品，也是業(yè)界的頂級FPGA產(chǎn)品，賽靈思公司正是憑借Virtex系列產(chǎn)品贏得市場，從而獲得FPGA供應(yīng)商領(lǐng)頭羊的地位。...
從可編程器件發(fā)展看FPGA未來趨勢
可編程邏輯器件的發(fā)展歷史可編程邏輯器件的發(fā)展可以劃分為4個階段，即從20世紀(jì)70年代初到70年代中為第1段，20世紀(jì)70年代中到80年代中為第2階段，20世紀(jì)80年代到90年代末為第3階段，20世紀(jì)90年...
底層內(nèi)嵌功能單元與軟核、硬核以及固核
內(nèi)嵌功能模塊主要指DLL(Delay Locked Loop)、PLL(Phase Locked Loop)、DSP 等軟處理核(Soft Core)?，F(xiàn)在越來越豐富的內(nèi)嵌功能單元，使得單片F(xiàn)PGA 成為了系統(tǒng)級的設(shè)計工具，使其具備了軟硬件聯(lián)合設(shè)計的能力...
數(shù)字時鐘管理模塊與嵌入式塊RAM
業(yè)內(nèi)大多數(shù)FPGA 均提供數(shù)字時鐘管理( 賽靈思公司的全部FPGA 均具有這種特性)。賽靈思公司推出最先進(jìn)的FPGA 提供數(shù)字時鐘管理和相位環(huán)路鎖定。相位環(huán)路鎖定能夠提供精確的時鐘綜合，且能夠降...
2017-02-11 標(biāo)簽：FPGA賽靈思FPGA數(shù)字時鐘管理賽靈思 2254
Verilog的語言要素
本章介紹Verilog HDL的基本要素，包括標(biāo)識符、注釋、數(shù)值、編譯程序指令、系統(tǒng)任務(wù)和系統(tǒng)函數(shù)。另外，本章還介紹了Verilog硬件描述語言中的兩種數(shù)據(jù)類型。 3.1 標(biāo)識符...
FPGA主要功能模塊介紹(1)
可編程輸入/ 輸出單元簡稱I/O 單元，是芯片與外界電路的接口部分，完成不同電氣特性下對輸入/ 輸出信號的驅(qū)動與匹配要求，其示意結(jié)構(gòu)如圖2-4 所示。FPGA 內(nèi)的I/O 按組分類，每組都能夠獨(dú)立地...
Verilog HDL簡明教程(2)
模塊是Verilog 的基本描述單位，用于描述某個設(shè)計的功能或結(jié)構(gòu)及其與其他模塊通信的外部端口。...
沒有算法功力，是不可能成為高手的
算法是計算機(jī)科學(xué)領(lǐng)域最重要的基石之一，但卻受到了國內(nèi)一些程序員的冷落。許多學(xué)生看到一些公司在招聘時要求的編程語言五花八門就產(chǎn)生了一種誤解，認(rèn)為學(xué)計算機(jī)就是學(xué)各種編程語言，...
Verilog HDL簡明教程(part1)
Verilog HDL是一種硬件描述語言，用于從算法級、門級到開關(guān)級的多種抽象設(shè)計層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對象的復(fù)雜性可以介于簡單的門和完整的電子數(shù)字系統(tǒng)之間。數(shù)字系統(tǒng)能夠...
2017-02-11 標(biāo)簽：FPGAVerilog HDL 1567
FPGA基本知識與發(fā)展趨勢（part2）
由于基于LUT 的FPGA 具有很高的集成度，其器件密度從數(shù)萬門到數(shù)千萬門不等，可以完成極其復(fù)雜的時序與邏輯組合邏輯電路功能，所以適用于高速、高密度的高端數(shù)字邏輯電路設(shè)計領(lǐng)域。...
針對2K/4K超高清視頻驗證的原型驗證開發(fā)平臺
北京亞科鴻禹電子有限公司在北京發(fā)布一款針對2K/4K超高清視頻驗證的原型驗證開發(fā)平臺-VeriTiger-M2000T。此平臺作為亞科鴻禹”All-In-One”家族的最新成員，主要為廣大的視音頻SOC/IP的硬件/軟件驗...
FPGA實戰(zhàn)開發(fā)技巧（10）
串行Flash的特點(diǎn)是占用管腳比較少，作為系統(tǒng)的數(shù)據(jù)存貯非常合適，一般都是采用串行外設(shè)接口(SPI 總線接口)。Flash 存貯器與EEPROM根本不同的特征就是EEPROM可以按字節(jié)進(jìn)行數(shù)據(jù)的改寫，而Flash只...
Xlinx FPGA的DSP設(shè)計工具和設(shè)計流程
因為手上有一塊Xilinx的Spartan--3E開發(fā)板，前些日子陸陸續(xù)續(xù)學(xué)習(xí)了ISE的一般工程開發(fā)，熟悉了Xilinx ISE 10.x的軟件操作和開發(fā)板的使用。近來沒有事情，于是乎，又把那開發(fā)板拿出來把弄把弄，開...
FPGA實戰(zhàn)開發(fā)技巧（9）
FPGA配置方式靈活多樣，根據(jù)芯片是否能夠自己主動加載配置數(shù)據(jù)分為主模式、從模式以及JTAG模式。典型的主模式都是加載片外非易失( 斷電不丟數(shù)據(jù)) 性存儲器中的配置比特流，配置所需的時鐘...
FPGA實戰(zhàn)開發(fā)技巧（8）
FPGA 設(shè)計的時序性能是由物理器件、用戶代碼設(shè)計以及EDA 軟件共同決定的，忽略了任何一方面的因素，都會對時序性能有很大的影響。本節(jié)主要給出大規(guī)模設(shè)計中，賽靈思物理器件和EDA 軟件的...
談?wù)勝愳`思的局部重配置技術(shù)
這里提到的局部重配置技術(shù)（Partial Reconfiguration） 是現(xiàn)場可編程門陣列（呵呵，就是FPGA了） 器件中的一部分。指的是在FPGA其他部分還在正常運(yùn)行的情況下對其局部進(jìn)行的重新配置。...
FPGA實戰(zhàn)開發(fā)技巧（6）
時序性能是FPGA 設(shè)計最重要的指標(biāo)之一。造成時序性能差的根本原因有很多，但其直接原因可分為三類：布局較差、邏輯級數(shù)過多以及信號扇出過高。...
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