可編程邏輯
提供權(quán)威的PLD及可編程邏輯器件設(shè)計(jì)應(yīng)用、Altera公司、Xilinx公司資訊和解決方案，包括HDL語言與源代碼、FPGA開發(fā)板、EDA工具、FPGA、FPGA軟件等領(lǐng)域。
Xilinx DPD 解決方案使用經(jīng)驗(yàn)（七）
這篇文章是關(guān)于Xilinx DPD最后一篇總結(jié)文章，內(nèi)容涉及的比較寬泛，但在使用的是要注意的問題。...
有關(guān)復(fù)位信號(hào)時(shí)序約束問題
做了很久FPGA的朋友們，是否有這種經(jīng)歷：一個(gè)FPGA設(shè)計(jì)工程，在研發(fā)測(cè)試階段或轉(zhuǎn)產(chǎn)中試階段發(fā)現(xiàn)，F(xiàn)PGA系統(tǒng)在上電運(yùn)行后，偶爾會(huì)有異?，F(xiàn)象？ 或者說，反復(fù)加電測(cè)試，有時(shí)會(huì)出現(xiàn)異?；蚬δ?..
2017-02-11 標(biāo)簽：FPGA時(shí)序約束復(fù)位信號(hào) 7951
LTE下行鏈路EVM工作經(jīng)驗(yàn)總結(jié)
規(guī)范中對(duì)EVM的要求我們比較容易實(shí)現(xiàn)，但由于該EVM值是整個(gè)數(shù)字和射頻鏈路的值。由于EVM的產(chǎn)生主要是來自模擬域；而在模擬域中RF功放的非線性是它的主要源頭。因此我們?cè)跀?shù)字域的所有設(shè)計(jì)...
賽靈思FPGA設(shè)計(jì)技巧與應(yīng)用創(chuàng)新
上一次我們提到可以利用本地存儲(chǔ)的訓(xùn)練序列與接收到的序列進(jìn)行匹配濾波（相關(guān)）的方法來搜尋精確的OFDM符號(hào)起始位置。...
2017-02-11 標(biāo)簽：FPGAFPGA設(shè)計(jì)賽靈思 1371
賽靈思FPGA設(shè)計(jì)技巧與應(yīng)用創(chuàng)新（二）
前面的博文中已經(jīng)提到了基于Sigma-Delta ADC采樣的數(shù)據(jù)采集系統(tǒng)，并詳細(xì)說了Sinc3抽樣濾波器的設(shè)計(jì)方法，在有詳細(xì)介紹。后來將前面的ADC也做了PCB板，這樣就構(gòu)成了一個(gè)完整的基于FPGA的Sigma-De...
2017-02-11 標(biāo)簽：FPGAFPGA設(shè)計(jì)賽靈思 1817
FPGA設(shè)計(jì)中對(duì)輸入信號(hào)的處理
一般來說，在全同步設(shè)計(jì)中，如果信號(hào)來自同一時(shí)鐘域，各模塊的輸入不需要寄存。只要滿足建立時(shí)間，保持時(shí)間的約束，可以保證在時(shí)鐘上升沿到來時(shí)，輸入信號(hào)已經(jīng)穩(wěn)定，可以采樣得到正確...
2017-02-11 標(biāo)簽：FPGAFPGA設(shè)計(jì)FPGAFPGA設(shè)計(jì)全同步設(shè)計(jì) 4072
初學(xué)者學(xué)習(xí)Verilog HDL的步驟和經(jīng)驗(yàn)技巧
Verilog HDL是一種硬件描述語言（HDL:Hardware Discription Language），Verilog HDL語言是一種以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字...
3系列FPGA中使用LUT構(gòu)建分布式RAM(4)
前面講了分布式RAM的方方面面，下面以RAM_16S為例，分別給出其在VHDL和Verilog HDL下面的模板代碼（在ISE Project Navigator中選擇 Edit--- Language Templates，然后選擇VHDL 或者Verilog, 最后是Synthesis Templates ...
3系列FPGA中使用LUT構(gòu)建分布式RAM（3）
前面簡(jiǎn)要介紹了Spartan-3系列FPGA中分布式RAM的基本特性。為什么不從更高級(jí)的Virtex系列入手呢？我仔細(xì)看了一下各個(gè)系列的介紹、對(duì)比，Spartan系列基本就是Virtex系列的精簡(jiǎn)版，其基本原理是一樣...
3系列FPGA中使用LUT構(gòu)建分布式RAM（1）
在賽靈思Spartan-3、3E等系列的FPGA中，其邏輯單元CLB中一般含有不同數(shù)量的單端口RAM（SRAM）或者雙端口RAM（DRAM），這里的“單”或者“雙”是由我們開發(fā)人員定義的。...
3系列FPGA中使用LUT構(gòu)建分布式RAM（2）
帶有異步寫/同步讀的SRAM，其中的同步讀取可以使用與分布式RAM相關(guān)聯(lián)的觸發(fā)器實(shí)現(xiàn)。...
工程師對(duì)于有關(guān)FPGA項(xiàng)目的九大感言
要和人配合。以我們做硬件的工程師為例，測(cè)試的時(shí)候一般都需要軟件的配合，一個(gè)對(duì)硬件來說無比復(fù)雜的工作，可能在軟件工程師看來就是幾行簡(jiǎn)單的代碼。...
2017-02-11 標(biāo)簽：FPGA 1542
嵌入式系統(tǒng)的概念
從軟件上前，就是在定制操作系統(tǒng)內(nèi)核里將應(yīng)用一并選入，編譯后將內(nèi)核下載到ROM中...
未來只有懂FPGA開發(fā)的人才堪稱計(jì)算機(jī)專家？
由于微電子和超大規(guī)模集成電路工藝技術(shù)設(shè)備的缺失，使國人根本沒有條件能夠自由地進(jìn)入這個(gè)領(lǐng)域體驗(yàn)，這是一個(gè)嚴(yán)重的問題。...
2017-02-11 標(biāo)簽：FPGA嵌入式計(jì)算機(jī) 943
初學(xué)者對(duì)有限狀態(tài)機(jī)（FSM）的設(shè)計(jì)的認(rèn)識(shí)
有限狀態(tài)機(jī)（FSM）是一種常見的電路，由時(shí)序電路和組合電路組成。設(shè)計(jì)有限狀態(tài)機(jī)的第一步是確定采用Moore狀態(tài)機(jī)還是采用Mealy狀態(tài)機(jī)。...
2017-02-11 標(biāo)簽：有限狀態(tài)機(jī)狀態(tài)機(jī)fsm 4789
讓DSP工程師轉(zhuǎn)行FPGA開發(fā)的兩大理由
FPGA能為今天許多需要DSP功能的復(fù)雜應(yīng)用提供快速、低成本的解決方案。不過，許多DSP工程師在傳統(tǒng)上擅長(zhǎng)軟件開發(fā)，當(dāng)涉及到硬件時(shí)他們可能就不知道該從何下手。...
一個(gè)合格FPGA 工程師的基本要求
一個(gè)合格的FPGA工程師需要掌握哪些知識(shí)？這里根據(jù)自己的一些心得總結(jié)一下，其他朋友可以補(bǔ)充啊。...
減少Xilinx Ise與Modelsim聯(lián)合仿真的錯(cuò)誤方法
我們經(jīng)常使用Xilinx Ise與Modelsim聯(lián)合仿真，但是經(jīng)常出現(xiàn)一些由于庫沒有編譯而出現(xiàn)的錯(cuò)誤！下面是我總結(jié)的方法：...
ARM、DSP、FPGA的區(qū)別是什么？
ARM（Advanced RISC Machines）是微處理器行業(yè)的一家知名企業(yè)，設(shè)計(jì)了大量高性能、廉價(jià)、耗能低的RISC處理器、相關(guān)技術(shù)及軟件。...
FPGA學(xué)習(xí)流程總結(jié)
熟悉數(shù)字電路，門電路，組合邏輯電路、時(shí)序邏輯電路...
七點(diǎn)入手讓你快速掌握FPGA開發(fā)
任何一個(gè)硬件工程師對(duì)FPGA都不會(huì)陌生，就好比C語言對(duì)于軟件工程師來說是必修課程一樣，只要是電子相關(guān)專業(yè)的學(xué)生，都要學(xué)習(xí)可編程邏輯這門課程。...
我對(duì)VHDL的延時(shí)理解
VHDL中的delta延時(shí)大于零，但小于任何指定的延時(shí)（指定的延時(shí)包括after指定的慣性延時(shí)和transport指定的傳輸延時(shí)）。...
ISE設(shè)計(jì)有關(guān)疑難問題與解決連載之綜合warning解決辦法
狀態(tài)機(jī)中沒有將所有條件都寫齊，或狀態(tài)機(jī)中的輸出沒初始化。...
2017-02-11 標(biāo)簽：賽靈思狀態(tài)機(jī)ISE 4089
如何在EDK中使用自己的 IP核？
如何在EDK中使用自己的 IP核呢？ 這是很多人夢(mèng)寐以求的事情。然而在EDK以及ISE的各種文檔中對(duì)此卻遮遮掩掩，欲語還休。...
FPGA/CPLD設(shè)計(jì)小技巧
這是一個(gè)在設(shè)計(jì)中常犯的錯(cuò)誤列表這些錯(cuò)誤常使得你的設(shè)計(jì)不可靠或速度較慢為了提高你的設(shè)計(jì)性能和提高速度的可靠性你必須確定你的設(shè)計(jì)通過所有的這些檢查 。...
大唐電信FPGA/CPLD數(shù)字電路設(shè)計(jì)經(jīng)驗(yàn)分享（5）
當(dāng)產(chǎn)生門控時(shí)鐘的組合邏輯超過一級(jí)(即超過單個(gè)的“與”門或“或”門)時(shí)，證設(shè)計(jì)項(xiàng)目的可靠性變得很困難。...
FPGA開發(fā)與學(xué)習(xí)連載4
Verilog中，用always塊設(shè)計(jì)組合邏輯電路時(shí)，在賦值表達(dá)式右端參與賦值的所有信號(hào)都必須在always @(敏感電平列表)中列出,always中if語句的判斷表達(dá)式必須在敏感電平列表中列出。...
《Reuse methodology manual》讀書筆記：RTL編程指導(dǎo)
在《Reuse methodology manual》第五章，主要收集了一些HDL代碼的規(guī)范和指導(dǎo)。遵照這些規(guī)范或者指導(dǎo)的目的是讓你的代碼更加的具有可讀性、可修改性、可重用；這個(gè)應(yīng)該是所有語言所追求的；而針...
大唐電信FPGA/CPLD數(shù)字電路設(shè)計(jì)經(jīng)驗(yàn)分享（4）
當(dāng)你需要將FPGA/CPLD內(nèi)部的信號(hào)通過管腳輸出給外部相關(guān)器件的時(shí)候，如果不影響功能最好是將這些信號(hào)通過用時(shí)鐘鎖存后輸出。因?yàn)橥ǔＧ闆r下一個(gè)板子是工作于一種或兩種時(shí)鐘模式下，與FP...
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