可編程邏輯
提供權(quán)威的PLD及可編程邏輯器件設(shè)計(jì)應(yīng)用、Altera公司、Xilinx公司資訊和解決方案，包括HDL語言與源代碼、FPGA開發(fā)板、EDA工具、FPGA、FPGA軟件等領(lǐng)域。
嘮一嘮解決FPGA約束中時(shí)序不收斂的問題
FPGA時(shí)序不收斂，會(huì)出現(xiàn)很多隨機(jī)性問題，上板測試大概率各種跑飛，而且不好調(diào)試定位原因，所以在上板測試前，先優(yōu)化時(shí)序，再上板。...
2023-06-26 標(biāo)簽：FPGA設(shè)計(jì)寄存器RAMHDL語言復(fù)位信號 3995
如何讀懂FPGA開發(fā)過程中的Vivado時(shí)序報(bào)告？
FPGA開發(fā)過程中，vivado和quartus等開發(fā)軟件都會(huì)提供時(shí)序報(bào)告，以方便開發(fā)者判斷自己的工程時(shí)序是否滿足時(shí)序要求。...
2023-06-26 標(biāo)簽：寄存器時(shí)序約束VivadoFPGA開發(fā)板 2702
如何在Vivado中添加時(shí)序約束呢？
今天介紹一下，如何在Vivado中添加時(shí)序約束，Vivado添加約束的方法有3種：xdc文件、時(shí)序約束向?qū)В–onstraints Wizard）、時(shí)序約束編輯器（Edit Timing Constraints ）...
2023-06-26 標(biāo)簽：FPGA開發(fā)時(shí)序約束Vivado 6560
介紹一下FPGA時(shí)序約束語法的“偽路徑”和“多周期路徑”
FPGA開發(fā)過程中軟件的綜合布線耗時(shí)很長，這塊對FPGA產(chǎn)品開發(fā)的進(jìn)度影響很大。...
2023-06-26 標(biāo)簽：寄存器RAM異步復(fù)位FPGA開發(fā)板HDL語言 1615
FPGA設(shè)計(jì)衍生時(shí)鐘約束和時(shí)鐘分組約束設(shè)置
FPGA設(shè)計(jì)中，時(shí)序約束對于電路性能和可靠性非常重要。...
2023-06-26 標(biāo)簽：FPGA設(shè)計(jì)時(shí)序約束VivadoPLL電路 7830
在Vivado中如何寫入FPGA設(shè)計(jì)主時(shí)鐘約束？
在FPGA設(shè)計(jì)中，時(shí)序約束的設(shè)置對于電路性能和可靠性都至關(guān)重要。...
2023-06-26 標(biāo)簽：收發(fā)器FPGA設(shè)計(jì)時(shí)序約束CLKVivado 3549
FPGA時(shí)序約束的原理是什么？
FPGA開發(fā)過程中，離不開時(shí)序約束，那么時(shí)序約束是什么？簡單點(diǎn)說，F(xiàn)PGA芯片中的邏輯電路，從輸入到輸出所需要的時(shí)間，這個(gè)時(shí)間必須在設(shè)定的時(shí)鐘周期內(nèi)完成，更詳細(xì)一點(diǎn)，即需要滿足建立...
2023-06-26 標(biāo)簽：寄存器觸發(fā)器FPGA芯片時(shí)序約束FPGA開發(fā)板 1418
詳解時(shí)序路徑的相關(guān)概念
reg2reg路徑約束的對象是源寄存器（時(shí)序路徑的起點(diǎn)）和目的寄存器（時(shí)序路徑的終點(diǎn)）都在FPGA內(nèi)部的路徑。...
《基于“礦板”低成本學(xué)習(xí)Zynq系列》之三-vitis安裝
Xilinx提供了一整套開發(fā)環(huán)境用于其FPGA和SOC的開發(fā)，主要包括硬件部分和軟件部分的開發(fā)工具，之前硬件部分是vivado軟件部分是sdk，現(xiàn)在統(tǒng)一為叫做vitis。這一篇即step by step保姆級別介紹如何安裝...
FPGA時(shí)序約束理論篇之時(shí)序路徑與時(shí)序模型
典型的時(shí)序路徑有4類，如下圖所示，這4類路徑可分為片間路徑（標(biāo)記①和標(biāo)記③)和片內(nèi)路徑（標(biāo)記②和標(biāo)記④）。...
2023-06-26 標(biāo)簽：FPGA設(shè)計(jì)寄存器觸發(fā)器時(shí)鐘樹 1226
如何最大程度地降低地彈噪聲對單板信號完整性影響？
本文結(jié)合某單板（下文中統(tǒng)一稱M單板）FPGA調(diào)試過程中發(fā)現(xiàn)地彈噪聲造成某重要時(shí)鐘信號劣化從而導(dǎo)致單板業(yè)務(wù)丟包的故障，來談下如何最大程度地降低地彈噪聲對單板信號完整性影響。...
2023-06-26 標(biāo)簽：示波器信號完整性CLKFPGA開發(fā)板CLKFPGA開發(fā)板SSRAM信號完整性示波器 1906
FPGA設(shè)計(jì)-時(shí)序約束（理論篇）
STA（Static Timing Analysis，即靜態(tài)時(shí)序分析）在實(shí)際FPGA設(shè)計(jì)過程中的重要性是不言而喻的...
2023-06-26 標(biāo)簽：FPGA設(shè)計(jì)寄存器觸發(fā)器STASDC 1405
某單板TVS接地不當(dāng)造成輻射騷擾超標(biāo)問題分析
某產(chǎn)品EMC輻射騷擾測試超標(biāo)，通過近遠(yuǎn)場掃描配合定位分析，逐步找出騷擾源、傳播路徑，最終通過修改 PCB 走線切斷傳播路徑解決此問題。...
2023-06-25 標(biāo)簽：emcTVS管FPGA開發(fā)板emcFPGA開發(fā)板PCB走線TVS管以太網(wǎng)接口 1227
自定義AXI-Lite接口的IP及源碼分析
在 Vivado 中自定義 AXI4-Lite 接口的 IP，實(shí)現(xiàn)一個(gè)簡單的 LED 控制功能，并將其掛載到 AXI Interconnect 總線互聯(lián)結(jié)構(gòu)上，通過 ZYNQ 主機(jī)控制，后面對 Xilinx 提供的整個(gè) AXI4-Lite 源碼進(jìn)行分析。...
2023-06-25 標(biāo)簽：寄存器LED控制邏輯分析儀FPGA開發(fā)板AXI4總線 5195
握手機(jī)制、通道依賴性及AXI-Lite握手實(shí)例
AXI4：高性能內(nèi)存映射需求（如讀寫DDR、使用BRAM控制器讀寫B(tài)RAM等），為了區(qū)別，有時(shí)候也叫這個(gè)為 AXI4-Full；...
2023-06-25 標(biāo)簽：FPGA設(shè)計(jì)接收機(jī)BRAM狀態(tài)寄存器AXI4總線 2927
電平設(shè)計(jì)基礎(chǔ)：電平匹配設(shè)計(jì)
單端邏輯電平的匹配是我們平時(shí)在硬件設(shè)計(jì)中最經(jīng)常碰到的，我們在《TTL&CMOS電平》章節(jié)中已經(jīng)對TTL和COMS電平的匹配設(shè)計(jì)做了一些分析，一般3.3V LVTTL和LVCMOS是可以直接相互驅(qū)動(dòng)的。但是其它...
2023-06-25 標(biāo)簽：二極管FPGA設(shè)計(jì)MOS管電源電壓門電路 4920
python文件的讀取
文件讀取的步驟: 打開文本文件對象 寫入數(shù)據(jù) 文件的讀取一般使用如下三個(gè)方法： read([size]) : 從文件中讀取 size 個(gè)字符，并作為結(jié)果返回 如果沒有 size 參數(shù)，則讀取整個(gè)文件. 讀取到文件末尾...
python創(chuàng)建文件對象
2.1. 創(chuàng)建文件對象 **open() 函數(shù)用于創(chuàng)建文件對象，基本語法格式如下：** open(文件名[,打開方式]) 注意: 如果只是文件名，代表在當(dāng)前目錄下的文件. 文件名可以錄入全路徑，比如： D:\\a\\b.txt 可...
python文件操作是什么
一、什么是文件操作 一個(gè)完整的程序一般都包括數(shù)據(jù)的存儲(chǔ)和讀?。晃覀冊谇懊鎸懙某绦驍?shù)據(jù)都沒有進(jìn)行實(shí)際的存儲(chǔ)，因此python解釋器執(zhí)行完數(shù)據(jù)就消失了 實(shí)際開發(fā)中，我們經(jīng)常需要從外部存...
Python常用的幾個(gè)命令介紹
Python是一種功能強(qiáng)大的編程語言，廣泛用于數(shù)據(jù)分析、人工智能和Web開發(fā)等領(lǐng)域。在使用Python時(shí)，需要掌握一些基本的命令，以便更好地管理和運(yùn)行代碼。下面將介紹Python常用的幾個(gè)命令。 運(yùn)...
Python中10個(gè)有用的pip技巧
Python 是一種廣泛使用的編程語言，有大量的第三方庫和工具可供使用。Pip 是 Python 的一個(gè)包管理工具，可以方便地安裝、升級和刪除 Python 包。在這篇文章中，我們將介紹 10 個(gè)有用的 pip 技巧，...
使用Python來收集、處理和可視化人口數(shù)據(jù)
如何使用Python這一流行的編程語言來收集、處理和可視化印度和中國的人口數(shù)據(jù)呢？本文將向你介紹一些基本的步驟和技巧，幫助你掌握Python進(jìn)行可視化分析的方法。我們將使用以下幾個(gè)庫來進(jìn)...
2023-06-21 標(biāo)簽：數(shù)據(jù)python 2698
在Python中裝飾器的使用
定義 首先我們先來了解下裝飾器的定義。顧名思義，在Python中，裝飾器本質(zhì)上就是一個(gè)函數(shù)，它可以接收一個(gè)函數(shù)作為參數(shù)，然后返回一個(gè)新的函數(shù)。這個(gè)新的函數(shù)可以在執(zhí)行原有函數(shù)之前或...
Python中的正則表達(dá)式
哈嘍大家好，我是了不起，今天給大家講Python中的正則表達(dá)式 在Python中，正則表達(dá)式是一種強(qiáng)大的文本處理工具，它可以用來匹配、搜索、替換文本。正則表達(dá)式是一個(gè)特殊的字符序列，它可...
PCIe例程理解之用戶邏輯接收模塊仿真分析
下圖給出了反相器相位插指器的基本結(jié)構(gòu)。結(jié)構(gòu)很簡單，兩個(gè)反相器陣列輸入分別接兩個(gè)時(shí)鐘，輸出直接短接在一起，數(shù)字信號控制反相器陣列選通的數(shù)目。...
2023-06-21 標(biāo)簽：FPGA設(shè)計(jì)寄存器存儲(chǔ)器PCIe接口FPGA設(shè)計(jì)PCIe接口TLP存儲(chǔ)器寄存器 1902
Xilinx FPGA AXI4總線（二）用實(shí)例介紹5個(gè)讀寫通道
AXI4協(xié)議是一個(gè)點(diǎn)對點(diǎn)的主從接口協(xié)議，數(shù)據(jù)可以同時(shí)在主機(jī)（Master）和從機(jī)（Slave）之間**雙向** **傳輸** ，且數(shù)據(jù)傳輸大小可以不同。...
2023-06-21 標(biāo)簽：FPGA設(shè)計(jì)FIFO存儲(chǔ)BRAMAXI4總線 4441
Xilinx FPGA AXI4總線（一）介紹【AXI4】【AXI4-Lite】【AXI-Stream】
從 FPGA 應(yīng)用角度看看 AMBA 總線中的 AXI4 總線。...
2023-06-21 標(biāo)簽：控制器FPGA設(shè)計(jì)DDRAMBA總線BRAM 3263
FPGA仿真必備—Matlab生成.mif/.txt/.coe文件
.mif 和 .coe 是 FPGA 設(shè)計(jì)中常用的存儲(chǔ)文件，用于 ROM、RAM 等存儲(chǔ)器數(shù)據(jù)的加載，常見的還用在 DDS 信號發(fā)生器和 FIR 濾波器的設(shè)計(jì)中。...
2023-06-21 標(biāo)簽：FPGA設(shè)計(jì)存儲(chǔ)器DDS信號發(fā)生器fir濾波器 6882
CDC跨時(shí)鐘域處理及相應(yīng)的時(shí)序約束
CDC（Clock Domain Conversion）跨時(shí)鐘域分單bit和多bit傳輸...
2023-06-21 標(biāo)簽：FPGA設(shè)計(jì)RAMCDC同步器FIFO存儲(chǔ) 3433
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