可編程邏輯
提供權(quán)威的PLD及可編程邏輯器件設(shè)計(jì)應(yīng)用、Altera公司、Xilinx公司資訊和解決方案，包括HDL語言與源代碼、FPGA開發(fā)板、EDA工具、FPGA、FPGA軟件等領(lǐng)域。
如何正確使用in_system_ibert呢？
對(duì)應(yīng)的IP端口處也會(huì)出現(xiàn)相應(yīng)的端口，例如上圖選擇了2個(gè)Quad，也就是8個(gè)通道的串行收發(fā)器，那么對(duì)應(yīng)的drp接口就有8個(gè)。...
2023-06-21 標(biāo)簽：收發(fā)器FPGA設(shè)計(jì)FPGA設(shè)計(jì)串行收發(fā)器收發(fā)器 2267
講解幾點(diǎn)關(guān)于FIFO IP核使用時(shí)的注意事項(xiàng)
FIFO？還是FIFO IP核？這也需要寫總結(jié)嗎？太容易了吧。如果我是一個(gè)正在處于面試找工作中的年輕人，肯定關(guān)注的是如何手撕FIFO，這也是當(dāng)時(shí)校招時(shí)候干過的事情。...
2023-06-21 標(biāo)簽：FPGA設(shè)計(jì)寄存器RAM計(jì)數(shù)器FIFO存儲(chǔ) 2350
FPGA時(shí)序分析之關(guān)鍵路徑
關(guān)鍵路徑通常是指同步邏輯電路中，組合邏輯時(shí)延最大的路徑（這里我認(rèn)為還需要加上布線的延遲），也就是說關(guān)鍵路徑是對(duì)設(shè)計(jì)性能起決定性影響的時(shí)序路徑。...
2023-06-21 標(biāo)簽：邏輯電路寄存器乘法器Vivadofpga時(shí)序 3257
Xilinx的高質(zhì)量時(shí)鐘輸出ODDR原語
在SDR接口中，ODDR轉(zhuǎn)發(fā)時(shí)鐘（仍在時(shí)鐘樹內(nèi)），輸出端要直連到輸出port，不可加邏輯，連接方式：輸出時(shí)鐘連接ODDR的C引腳，D1固定值1'b1, D2固定值1'b0，CE固定值1’b1，ODDR的輸出Q連接到...
2023-06-21 標(biāo)簽：FPGA設(shè)計(jì)SDRRTLGPIO 3899
ZC706評(píng)估板IBERT誤碼率測(cè)試和眼圖掃描
IBERT（Integrated Bit ErrorRatio Tester，集成誤比特率測(cè)試工具），是Xilinx提供用于調(diào)試FPGA高速串行接口比特誤碼率性能的工具，最常用在GT高速串行收發(fā)器測(cè)試...
2023-06-21 標(biāo)簽：收發(fā)器FPGA設(shè)計(jì)寄存器FPGA設(shè)計(jì)PRBSSMA寄存器收發(fā)器 5985
在Vivado中使用SRIO高速串行協(xié)議的IP演示
在FPGA開發(fā)過程中不可避免的要使用到一些IP，有些IP是很復(fù)雜的，且指導(dǎo)手冊(cè)一般是很長(zhǎng)的英文，僅靠看手冊(cè)和網(wǎng)絡(luò)的一些搜索，對(duì)于復(fù)雜IP的應(yīng)用可能一籌莫展。...
2023-06-21 標(biāo)簽：收發(fā)器sRIOPHYAXI總線FPGA開發(fā)板 3980
關(guān)于行為仿真的一點(diǎn)觀點(diǎn)
仿真是為了仿真，所以不要設(shè)置極限情況，例如在時(shí)鐘上升沿通過阻塞賦值給數(shù)據(jù)，應(yīng)該避免這種情況；...
2023-06-21 標(biāo)簽：FPGA設(shè)計(jì)仿真器Vivado 996
FPGA設(shè)計(jì)心得之Aurora IP核例子簡(jiǎn)析與仿真
FLow Control 暫時(shí)選擇為None。（有必要后面專門研究，暫時(shí)最主要的還是弄懂用戶接口信號(hào)的用法！）...
2023-06-21 標(biāo)簽：FPGA設(shè)計(jì)移位寄存器狀態(tài)機(jī)生成器FPGA設(shè)計(jì)LFSR狀態(tài)機(jī)生成器移位寄存器 2965
你真的會(huì)Xilinx FPGA的復(fù)位嗎？
對(duì)于復(fù)位信號(hào)的處理，為了方便我們習(xí)慣上采用全局復(fù)位，博主在很長(zhǎng)一段時(shí)間內(nèi)都是將復(fù)位信號(hào)作為一個(gè)I/O口，通過撥碼開關(guān)硬件復(fù)位。...
2023-06-21 標(biāo)簽：FPGA設(shè)計(jì)觸發(fā)器狀態(tài)機(jī)電源芯片復(fù)位信號(hào) 2002
DDS實(shí)現(xiàn)AM調(diào)制、DSB調(diào)制的方法
調(diào)制（modulation）就是對(duì)信號(hào)源的信息進(jìn)行處理（低頻），加到載波上（高頻），使其變?yōu)檫m合于信道傳輸?shù)男问健?..
2023-06-21 標(biāo)簽：濾波器解調(diào)器DDSFPGA開發(fā)板DDSDSBFPGA開發(fā)板濾波器解調(diào)器 8704
Xilinx FPGA異步復(fù)位同步釋放—同步后的復(fù)位該當(dāng)作同步復(fù)位還是異步復(fù)位？
針對(duì)異步復(fù)位、同步釋放，一直沒搞明白在使用同步化以后的復(fù)位信號(hào)時(shí)，到底是使用同步復(fù)位還是異步復(fù)位？...
2023-06-21 標(biāo)簽：寄存器觸發(fā)器FDRBRAMFPGA開發(fā)板 2433
不得不讀的Xilinx FPGA復(fù)位策略
盡量少使用復(fù)位，特別是少用全局復(fù)位，能不用復(fù)位就不用，一定要用復(fù)位的使用局部復(fù)位；...
2023-06-21 標(biāo)簽：FPGA設(shè)計(jì)微處理器觸發(fā)器電源芯片FPGA設(shè)計(jì)GSR微處理器電源芯片觸發(fā)器 3621
乘法器的Verilog HDL實(shí)現(xiàn)方案
兩個(gè)N位二進(jìn)制數(shù)x、y的乘積用簡(jiǎn)單的方法計(jì)算就是利用移位操作來實(shí)現(xiàn)。...
2023-06-21 標(biāo)簽：FPGA設(shè)計(jì)HDL乘法器Verilog語言 2138
基于FPGA的PWM脈寬調(diào)制
我們還是先從脈沖寬度調(diào)制的基礎(chǔ)說起。脈沖寬度調(diào)制，英文縮寫為：PWM（Pulse Width Modulation），是通過數(shù)字信號(hào)實(shí)現(xiàn)對(duì)模擬電路控制的一種非常有效的技術(shù)，常被廣泛應(yīng)用于測(cè)量、通信、功率...
2023-06-20 標(biāo)簽：led燈計(jì)數(shù)器PWM信號(hào)FPGA開發(fā)板FPGA開發(fā)板led燈PWM信號(hào)PWM脈寬調(diào)制計(jì)數(shù)器 2398
基于FPGA開發(fā)板流水燈的設(shè)計(jì)實(shí)現(xiàn)
流水燈，有時(shí)候也叫跑馬燈，是一個(gè)簡(jiǎn)單、有趣又經(jīng)典的實(shí)驗(yàn)，基本所有單片機(jī)的玩家們?cè)诔跗趯W(xué)習(xí)的階段都做過。本次我們也來介紹一下如何通過小腳丫FPGA實(shí)現(xiàn)一個(gè)流水燈。...
2023-06-20 標(biāo)簽：單片機(jī)計(jì)數(shù)器譯碼器流水燈FPGA開發(fā)板 2293
時(shí)序邏輯電路之時(shí)鐘分頻設(shè)計(jì)
和單片機(jī)一樣，F(xiàn)PGA開發(fā)板上也都會(huì)配有晶振用來生成板載時(shí)鐘。前一篇我們提到了小腳丫的固定板載時(shí)鐘頻率為12MHz，這個(gè)頻率實(shí)際上就是作為我們的時(shí)間參考基準(zhǔn)。...
2023-06-20 標(biāo)簽：單片機(jī)led燈觸發(fā)器時(shí)序邏輯電路FPGA開發(fā)板 2808
基于FPGA的數(shù)字電路實(shí)驗(yàn)：時(shí)序電路之觸發(fā)器
時(shí)間的重要性不言而喻，加上時(shí)間這個(gè)維度就如同X-Y的平面加上了一個(gè)Z軸，如同打開了一個(gè)新的世界。所以今天我們就要來聊聊時(shí)序電路。...
2023-06-20 標(biāo)簽：時(shí)序電路鎖存器觸發(fā)器FPGA開發(fā)板 1175
基于FPGA采用模塊化思路設(shè)計(jì)一個(gè)譯碼器
本次實(shí)驗(yàn)的任務(wù)是構(gòu)建一個(gè)3-8譯碼器，且將譯碼結(jié)果通過小腳丫的LED燈顯示。...
2023-06-20 標(biāo)簽：led燈譯碼器數(shù)字電路FPGA開發(fā)板Verilog語言 1975
怎么通過搗鼓FPGA板把數(shù)碼管給點(diǎn)亮并顯示有效信息？
今天我們?nèi)蝿?wù)是通過小腳丫板載的兩個(gè)數(shù)碼管來顯示字符，所以首先我們要了解一下數(shù)碼管的基本工作原理，接下來再研究怎么通過搗鼓小腳丫把數(shù)碼管給點(diǎn)亮，并且顯示出有效信息。...
2023-06-20 標(biāo)簽：FPGA設(shè)計(jì)led燈數(shù)碼管譯碼器門電路 2588
怎么去設(shè)計(jì)一個(gè)基于FPGA的二進(jìn)制比較器呢？
前一篇文章我們介紹了通過小腳丫FPGA核心開發(fā)板來進(jìn)行門電路的實(shí)驗(yàn)過程。當(dāng)然，我們還可以畫出更多復(fù)雜的門電路組合，并且通過小腳丫FPGA輕松實(shí)現(xiàn)對(duì)應(yīng)的輸入/輸出特性的定義?，F(xiàn)在，我們...
2023-06-20 標(biāo)簽：led燈比較器數(shù)字電路FPGA開發(fā)板Verilog語言 2890
通過小腳丫FPGA核心開發(fā)板來進(jìn)行門電路的設(shè)計(jì)
在數(shù)字電路中，門電路是最基本的構(gòu)成單位，可以說，任何復(fù)雜的數(shù)字電路系統(tǒng)都可以通過我們耳熟能詳?shù)呐c門，非門，或門，與非門，異或門等等組合實(shí)現(xiàn)。...
2023-06-20 標(biāo)簽：FPGA設(shè)計(jì)led燈MOS管數(shù)碼管門電路 1933
簡(jiǎn)易FM信號(hào)解調(diào)的FPGA實(shí)現(xiàn)過程講解
FM解調(diào)需要去掉載波得到基帶的信號(hào)，考慮到FM的特殊性，使用參考資料1中的小角度近似解調(diào)算法...
2023-06-20 標(biāo)簽：濾波器FPGA設(shè)計(jì)正弦波乘法器觸發(fā)器 8632
簡(jiǎn)易FM信號(hào)調(diào)制的FPGA實(shí)現(xiàn)過程講解
AM是幅度調(diào)制，因此只需要將基帶信號(hào)與載波信號(hào)相乘；FM是頻率調(diào)制，以頻率的變化來表示基帶信號(hào)。...
介紹FPGA在線調(diào)試的一大利器—VIO
之前的文章介紹了FPGA在線調(diào)試的方法，包括選定抓取信號(hào)，防止信號(hào)被優(yōu)化的方法等等。...
2023-06-20 標(biāo)簽：FPGA設(shè)計(jì)DDS觸發(fā)器LPMDDSFPGA設(shè)計(jì)LPMSPI接口觸發(fā)器 10009
FPGA在線調(diào)試信號(hào)被優(yōu)化原因分析及防止優(yōu)化方法總結(jié)
而我們常常會(huì)使用代碼中的信號(hào)名來抓取信號(hào)，后期布局布線階段，無法找到對(duì)應(yīng)的電路信號(hào)，可能會(huì)導(dǎo)致無法抓取信號(hào)或者布局布線失敗。...
2023-06-20 標(biāo)簽：FPGA計(jì)數(shù)器狀態(tài)機(jī)Verilog語言 3622
基于PASCAL的高級(jí)編程語言——SCL編程語言
根據(jù)該標(biāo)準(zhǔn)，可對(duì)用于可編程邏輯控制器的編程語言進(jìn)行標(biāo)準(zhǔn)化。SCL 編程語言實(shí)現(xiàn)了該標(biāo)準(zhǔn)中定義的 ST 語言 (結(jié)構(gòu)化文本) 的 PLCopen 初級(jí)水平。...
編輯推薦廠商產(chǎn)品技術(shù)軟件/工具OS/語言教程專題
| 電機(jī)控制 | DSP | 氮化鎵 | 功率放大器 | ChatGPT | 自動(dòng)駕駛 | TI | 瑞薩電子 |
| BLDC | PLC | 碳化硅 | 二極管 | OpenAI | 元宇宙 | 安森美 | ADI |
| 無刷電機(jī) | FOC | IGBT | 逆變器 | 文心一言 | 5G | 英飛凌 | 羅姆 |
| 直流電機(jī) | PID | MOSFET | 傳感器 | 人工智能 | 物聯(lián)網(wǎng) | NXP | 賽靈思 |
| 步進(jìn)電機(jī) | SPWM | 充電樁 | IPM | 機(jī)器視覺 | 無人機(jī) | 三菱電機(jī) | ST |
| 伺服電機(jī) | SVPWM | 光伏發(fā)電 | UPS | AR | 智能電網(wǎng) | 國民技術(shù) | Microchip |
| Arduino | BeagleBone | 樹莓派 | STM32 | MSP430 | EFM32 | ARM mbed | EDA |
| 示波器 | LPC | imx8 | PSoC | Altium Designer | Allegro | Mentor | Pads |
| OrCAD | Cadence | AutoCAD | 華秋DFM | Keil | MATLAB | MPLAB | Quartus |
| C++ | Java | Python | JavaScript | node.js | RISC-V | verilog | Tensorflow |
| Android | iOS | linux | RTOS | FreeRTOS | LiteOS | RT-THread | uCOS |
| DuerOS | Brillo | Windows11 | HarmonyOS |
