可編程邏輯
提供權(quán)威的PLD及可編程邏輯器件設(shè)計(jì)應(yīng)用、Altera公司、Xilinx公司資訊和解決方案，包括HDL語(yǔ)言與源代碼、FPGA開(kāi)發(fā)板、EDA工具、FPGA、FPGA軟件等領(lǐng)域。
FPGA遠(yuǎn)程更新/遠(yuǎn)程調(diào)試的一種簡(jiǎn)單方法
之前介紹過(guò)一種遠(yuǎn)程（無(wú)線）更新的方式，詳見(jiàn)《起飛！通過(guò)無(wú)線WIFI下載調(diào)試FPGA》，這種方式缺點(diǎn)有兩個(gè)：一是速度較慢；二是我們的設(shè)備中需要增加一個(gè)無(wú)線設(shè)備，增加成本的同時(shí)增加了暴...
2023-05-25 標(biāo)簽：FPGA嵌入式WIFI遠(yuǎn)程調(diào)試遠(yuǎn)程更新 4772
詳解FPGA電源排序的四種方案
當(dāng)采用現(xiàn)場(chǎng)可編程門(mén)陣列 (FPGA) 進(jìn)行設(shè)計(jì)時(shí)，電源排序是需要考慮的一個(gè)重要的方面。通常情況下，F(xiàn)PGA 供應(yīng)商都規(guī)定了電源排序要求，因?yàn)橐粋€(gè)FPGA所需要的電源軌數(shù)量會(huì)從 3 個(gè)到 10 個(gè)以上不等...
2023-05-24 標(biāo)簽：FPGA接口引腳可編程門(mén)陣列FPGA可編程門(mén)陣列引腳接口電源排序 1410
FPGA中定點(diǎn)數(shù)的處理方法
FPGA中最常用的還是定點(diǎn)化數(shù)據(jù)處理方法，本文對(duì)定點(diǎn)化數(shù)據(jù)處理方法進(jìn)行簡(jiǎn)要探討，并給出必要的代碼例子。...
2023-05-24 標(biāo)簽：FPGA除法運(yùn)算數(shù)據(jù)處理代碼FPGA代碼數(shù)據(jù)處理符號(hào)除法運(yùn)算 4423
驗(yàn)證必備：AMBA4 SystemVerilog Asseration
ARM所推出的AMBA4總線相對(duì)來(lái)講還是應(yīng)用廣泛的。無(wú)論是芯片設(shè)計(jì)里還是FPGA設(shè)計(jì)里，時(shí)常能見(jiàn)到AMBA4總線的身影。...
2023-05-24 標(biāo)簽：FPGA設(shè)計(jì)AMBA總線ARM處理器SVA 1207
FPGA上的跳頻無(wú)線電與數(shù)字視頻縮放
列表中的第一個(gè) FPGA 項(xiàng)目是一個(gè)標(biāo)準(zhǔn)擴(kuò)頻系統(tǒng)，屬于“direct sequence”或“frequency hopping”類(lèi)型，或者是這兩種“混合”類(lèi)型的某種組合。...
2023-05-24 標(biāo)簽：濾波器存儲(chǔ)器DDS數(shù)模轉(zhuǎn)換器FPGA開(kāi)發(fā)板 989
FPGA常用運(yùn)算模塊-DDS信號(hào)發(fā)生器
本文是本系列的第六篇，本文主要介紹FPGA常用運(yùn)算模塊-DDS信號(hào)發(fā)生器，xilinx提供了相關(guān)的IP以便于用戶進(jìn)行開(kāi)發(fā)使用。...
2023-05-24 標(biāo)簽：FPGA內(nèi)核XilinxDDS信號(hào)發(fā)生器 7839
FPGA原型平臺(tái)門(mén)控時(shí)鐘自動(dòng)轉(zhuǎn)換
現(xiàn)代FPGA綜合工具會(huì)自動(dòng)執(zhí)行門(mén)控時(shí)鐘轉(zhuǎn)換，而無(wú)需更改RTL代碼中的設(shè)計(jì)，然而，我們可能需要適當(dāng)?shù)厥謩?dòng)指導(dǎo)綜合工具執(zhí)行門(mén)控時(shí)鐘變換。...
2023-05-23 標(biāo)簽：時(shí)鐘緩沖器SoC設(shè)計(jì)RTLFPGA開(kāi)發(fā)板 3000
在推斷更大的網(wǎng)絡(luò)時(shí)如何解決計(jì)算復(fù)雜性增加的問(wèn)題
量化是權(quán)重或激活（每層的輸入和輸出）中比特的減少，通常在 fp32 中構(gòu)建。眾所周知，深度學(xué)習(xí)在推理過(guò)程中能夠以比訓(xùn)練過(guò)程更低的位精度進(jìn)行處理...
SoC設(shè)計(jì)的IO PAD怎么移植到FPGA原型驗(yàn)證
FPGA原型驗(yàn)證系統(tǒng)要盡可能多的復(fù)用SoC相關(guān)的模塊，這樣才是復(fù)刻SoC原型的意義所在。...
2023-05-23 標(biāo)簽：時(shí)鐘緩沖器分頻器RTLSoC系統(tǒng)FPGA開(kāi)發(fā)板 1240
淺析FPGA原型驗(yàn)證系統(tǒng)的時(shí)鐘資源
如果SoC設(shè)計(jì)規(guī)模小，在單個(gè)FPGA內(nèi)可以容納，那么只要系統(tǒng)中的FPGA具有所SoC所設(shè)計(jì)需要時(shí)鐘的數(shù)量...
2023-05-23 標(biāo)簽：FPGApllSoC設(shè)計(jì)FPGApllSoC設(shè)計(jì)時(shí)鐘分頻 1564
基于移位寄存器的TDM的實(shí)現(xiàn)方式
設(shè)計(jì)中兩片F(xiàn)PGA分割邊界的數(shù)據(jù)Sig1、Sig2、Sig3、Sig4……等一大波的信號(hào)被并行地加載到傳輸時(shí)鐘的上升沿上的移位寄存器中，并用相同的時(shí)鐘移出。...
2023-05-23 標(biāo)簽：移位寄存器多路復(fù)用器FPGA開(kāi)發(fā)板 695
正確認(rèn)識(shí)原型驗(yàn)證多片F(xiàn)PGA自動(dòng)分割工具
當(dāng)SoC的規(guī)模在一片F(xiàn)PGA中裝不下的時(shí)候，我們通常選擇多片F(xiàn)PGA原型驗(yàn)證的平臺(tái)來(lái)承載整個(gè)SoC系統(tǒng)。...
2023-05-23 標(biāo)簽：存儲(chǔ)器SoC設(shè)計(jì)FPGA開(kāi)發(fā)板 1118
處理FPGA原型設(shè)計(jì)需要多長(zhǎng)時(shí)間？
FPGA設(shè)計(jì)的五個(gè)主要任務(wù)：邏輯綜合、門(mén)級(jí)映射、整體功能邏輯布局、邏輯資源互連布線...
2023-05-23 標(biāo)簽：FPGA設(shè)計(jì)EDA工具RTLBRAM 1119
尋找開(kāi)源100G NIC Corundum中的隱藏BUG
Corundum是一個(gè)基于FPGA的開(kāi)源NIC原型平臺(tái)，用于高達(dá)100Gbps及更高的網(wǎng)絡(luò)接口開(kāi)發(fā)。...
2023-05-23 標(biāo)簽：以太網(wǎng)加速器dmaFPGA開(kāi)發(fā)板NIC 2484
深度剖析FPGA架構(gòu)
FPGA 即 Field Programmable Gate Arrays，現(xiàn)場(chǎng)可編程門(mén)陣列。如果邏輯代數(shù)為數(shù)字世界的理論指導(dǎo)，那么邏輯門(mén)電路就是蓋起座座數(shù)字大廈的基本塊塊磚瓦，無(wú)論基本的數(shù)字電路還是現(xiàn)代的集成電路，無(wú)...
FPGA編程語(yǔ)言之verilog語(yǔ)法2
Verilog HDL是一種用于數(shù)字系統(tǒng)設(shè)計(jì)的語(yǔ)言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型也稱(chēng)為模塊。Verilog HDL既是一種行為描述的語(yǔ)言也是一種結(jié)構(gòu)描述的語(yǔ)言。這也就是說(shuō)，無(wú)論描述...
2023-05-22 標(biāo)簽：電路設(shè)計(jì)VerilogHDL數(shù)字系統(tǒng) 1803
FPGA編程語(yǔ)言之verilog語(yǔ)法1
Verilog HDL是一種用于數(shù)字系統(tǒng)設(shè)計(jì)的語(yǔ)言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型也稱(chēng)為模塊。Verilog HDL既是一種行為描述的語(yǔ)言也是一種結(jié)構(gòu)描述的語(yǔ)言。這也就是說(shuō)，無(wú)論描述...
2023-05-22 標(biāo)簽：元器件VerilogHDL數(shù)字系統(tǒng) 1875
基于FPGA的量子通信系統(tǒng)偏振態(tài)制備及控制集成化研究
在以偏振編碼為基礎(chǔ)的量子保密通信中，由于外界溫度、應(yīng)力以及光纖制造缺陷等因素，使得偏振態(tài)無(wú)法保持長(zhǎng)期穩(wěn)定，增加了系統(tǒng)誤碼率...
2023-05-22 標(biāo)簽：FPGA控制系統(tǒng)示波器跨阻放大器光電探測(cè)器 1872
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