可編程邏輯
提供權(quán)威的PLD及可編程邏輯器件設(shè)計(jì)應(yīng)用、Altera公司、Xilinx公司資訊和解決方案，包括HDL語言與源代碼、FPGA開發(fā)板、EDA工具、FPGA、FPGA軟件等領(lǐng)域。
FPGA主時(shí)鐘約束詳解 Vivado添加時(shí)序約束方法
在FPGA設(shè)計(jì)中，時(shí)序約束的設(shè)置對(duì)于電路性能和可靠性都至關(guān)重要。在上一篇的文章中，已經(jīng)詳細(xì)介紹了FPGA時(shí)序約束的基礎(chǔ)知識(shí)。...
2023-06-06 標(biāo)簽：FPGA時(shí)序約束時(shí)鐘信號(hào)VivadoFPGAVivado主時(shí)鐘時(shí)序約束時(shí)鐘信號(hào) 13048
簡易AM信號(hào)調(diào)制的FPGA實(shí)現(xiàn)過程簡單講解
首先，為什么是AM信號(hào)的調(diào)制過程，是因?yàn)樵诙虝r(shí)間情況下，AM信號(hào)的實(shí)現(xiàn)相對(duì)簡單，而且上述提到的幾個(gè)模塊都可以得到使用和驗(yàn)證。...
2023-06-06 標(biāo)簽：AGCFPGA設(shè)計(jì)ROMDDSADC采樣 2432
verilog整數(shù)四則運(yùn)算的位寬考量簡介
加、減 使用補(bǔ)碼時(shí)，加減法可以統(tǒng)一，因而對(duì)加減不加區(qū)分，對(duì)有無符號(hào)也不加以區(qū)分。...
2023-06-06 標(biāo)簽：FPGA設(shè)計(jì)Verilog 2437
FPGA純verilog代碼實(shí)現(xiàn)圖像縮放
本設(shè)計(jì)將常用的雙線性插值和鄰域插值算法融合為一個(gè)代碼中，通過輸入?yún)?shù)選擇某一種算法...
2023-06-06 標(biāo)簽：FPGA設(shè)計(jì)RAMRGBFIFO存儲(chǔ)HLS 4149
FPGA算法技術(shù)相關(guān)問題整理
設(shè)計(jì)中用了個(gè)localparam，定義某個(gè)參數(shù)，想在tb中修改這個(gè)localparam的值，除了就是例化的時(shí)候引入進(jìn)去，還有啥辦法可以修改這個(gè)值？force這個(gè)語句只能對(duì)信號(hào)起作用。...
記錄VCS仿真的IP核只有VHDL文件的解決方法
使用VCS仿真Vivado里面的IP核時(shí)，如果Vivado的IP核的仿真文件只有VHDL時(shí)，仿真將變得有些困難，VCS不能直接仿真VHDL...
2023-06-06 標(biāo)簽：FPGALinux系統(tǒng)VHDL語言VCS虛擬機(jī) 3928
掌握多片F(xiàn)PGA的多路復(fù)用
多片F(xiàn)PGA之間的互連，經(jīng)常提到多路復(fù)用的概念，也經(jīng)常提到TDM的概念...
2023-06-06 標(biāo)簽：FPGA設(shè)計(jì)RTL多路復(fù)用器觸發(fā)器TDM 969
一文掌握多片F(xiàn)PGA的多路復(fù)用
多片F(xiàn)PGA之間的互連，經(jīng)常提到多路復(fù)用的概念，也經(jīng)常提到TDM的概念，正確理解多路復(fù)用在多片F(xiàn)PGA原型驗(yàn)證系統(tǒng)中的機(jī)理，尤其是時(shí)序機(jī)制，對(duì)于我們正確看待和理解多片F(xiàn)PGA原型系統(tǒng)的性能有...
2023-06-06 標(biāo)簽：FPGARTLFPGARTL原型系統(tǒng)復(fù)用器多路復(fù)用 2393
Lesson40圖像采集與顯示設(shè)計(jì)之FIFO的配置與使用
FIFO( First Input First Output)，簡單說就是指“先進(jìn)先出”。...
2023-06-06 標(biāo)簽：FPGA設(shè)計(jì)存儲(chǔ)器緩沖器RAMFIFO存儲(chǔ) 833
求一種FPGA實(shí)現(xiàn)圖像去霧的實(shí)現(xiàn)設(shè)計(jì)方案
本文詳細(xì)描述了FPGA實(shí)現(xiàn)圖像去霧的實(shí)現(xiàn)設(shè)計(jì)方案，采用暗通道先驗(yàn)算法實(shí)現(xiàn)，并利用verilog并行執(zhí)行的特點(diǎn)對(duì)算法進(jìn)行了加速；...
2023-06-05 標(biāo)簽：HDMIFPGA設(shè)計(jì)RGB圖像處理器OV5640 1711
如何設(shè)計(jì)邊沿采樣的觸發(fā)器呢？
在設(shè)計(jì)雙邊沿采樣電路（Dual-edge triggered flip-flop）之前，先從單邊沿采樣電路設(shè)計(jì)（Edge capture register）開始。...
2023-06-05 標(biāo)簽：FPGA設(shè)計(jì)寄存器狀態(tài)機(jī)FPGA設(shè)計(jì)SR觸發(fā)器寄存器狀態(tài)機(jī)采樣電路 2627
RTL設(shè)計(jì)指導(dǎo)原則之面積和速度互換
一般來說，面積是一個(gè)設(shè)計(jì)所消耗的目標(biāo)器件的硬件資源數(shù)量或者ASIC芯片的面積。...
2023-06-05 標(biāo)簽：FPGA設(shè)計(jì)加法器RTLDPRAMASIC芯片 3136
NTN還是DVB，衛(wèi)星互聯(lián)網(wǎng)技術(shù)路線之爭
ChatGPT：5G NTN技術(shù)是指在5G網(wǎng)絡(luò)中使用Non Terrestrial Networks（非地面網(wǎng)絡(luò)）技術(shù)，使得用戶能夠在廣泛區(qū)域內(nèi)獲得更加高效的連接服務(wù)。...
2023-06-05 標(biāo)簽：FPGAasic5G網(wǎng)絡(luò)5G網(wǎng)絡(luò)asicDVBFPGA卡爾曼濾波算法 3118
芯片設(shè)計(jì)流程概要
芯片設(shè)計(jì)過程是一項(xiàng)復(fù)雜的多步驟工作，涉及從初始系統(tǒng)規(guī)格到制造的各個(gè)階段。...
2023-06-05 標(biāo)簽：處理器FPGA設(shè)計(jì)RISCMASFPGA設(shè)計(jì)MASRISCvlsi技術(shù)處理器 2707
RISC-V軟件生態(tài)崛起在即？大廠聯(lián)合成立RISE項(xiàng)目
電子發(fā)燒友網(wǎng)報(bào)道（文/周凱揚(yáng)）隨著各式各樣的IP、芯片以及終端產(chǎn)品仍在層出不窮，RISC-V在發(fā)展速度上似乎依然沒有放慢腳步。近日，RISC-V社區(qū)再度發(fā)生了一件大事，那就是Linux歐洲基金會(huì)與...
2023-06-05 標(biāo)簽：RISC-VRISC-V軟件生態(tài)系統(tǒng) 3666
【核芯觀察】ChatGPT背后的算力芯片（三）
【核芯觀察】是電子發(fā)燒友編輯部出品的深度系列專欄，目的是用最直觀的方式令讀者盡快理解電子產(chǎn)業(yè)架構(gòu)，理清上、中、下游的各個(gè)環(huán)節(jié)，同時(shí)迅速了解各大細(xì)分環(huán)節(jié)中的行業(yè)現(xiàn)狀。以Ch...
安科瑞KNX智能照明系統(tǒng)的應(yīng)用案例
.開關(guān)驅(qū)動(dòng)器。安裝在照明配電箱內(nèi)，適用于照明回路的通、斷控制，本系統(tǒng)采用的開關(guān)驅(qū)動(dòng)器分為4 路執(zhí)行器和8路執(zhí)行器，即可控制4路或8路照明回路，每回路電流為16A 或20A 。...
2023-06-03 標(biāo)簽：led照明系統(tǒng)安科瑞 3503
SoC FPGA異構(gòu)芯片在智能家電領(lǐng)域的差異化設(shè)計(jì)
新一代SoC FPGA憑借其強(qiáng)大的并行處理數(shù)據(jù)的能力和實(shí)時(shí)性的特點(diǎn)在AIoT領(lǐng)域發(fā)揮著獨(dú)特的作用。隨著集成電路的發(fā)展，SoC FPGA的性能不斷提高，同時(shí)較為先進(jìn)的控制理論和控制算法的成熟。...
談?wù)凩atch：組合與時(shí)序邏輯的橋梁
鎖存器（ latch）是電平觸發(fā)的存儲(chǔ)單元，數(shù)據(jù)存儲(chǔ)的狀態(tài)取決于輸入時(shí)鐘（或者使能）信號(hào)的電平值，僅當(dāng)鎖存器處于使能狀態(tài)時(shí)，輸出才會(huì)隨著數(shù)據(jù)輸入發(fā)生變化。...
2023-06-02 標(biāo)簽：FPGA設(shè)計(jì)EDA工具鎖存器觸發(fā)器DFT 5325
D觸發(fā)器與死纏爛打的亞穩(wěn)態(tài)介紹
由傳輸門和兩個(gè)反相器組成一個(gè)循環(huán)電路（鎖存器），再由前后兩級(jí)鎖存器按主從結(jié)構(gòu)連接而成。...
2023-06-02 標(biāo)簽：FPGA設(shè)計(jì)反相器鎖存器觸發(fā)器ASIC技術(shù) 5915
談?wù)剰?fù)位那些事
復(fù)位信號(hào)幾乎是除了時(shí)鐘信號(hào)外最常用的信號(hào)了，幾乎所有數(shù)字系統(tǒng)在上電的時(shí)候都會(huì)進(jìn)行復(fù)位，這樣才能保持設(shè)計(jì)者確定該系統(tǒng)的系統(tǒng)模式的狀態(tài)，以便于更好的進(jìn)行電子設(shè)計(jì)，并且在任意時(shí)...
2023-06-02 標(biāo)簽：反相器RTL觸發(fā)器FPGA芯片復(fù)位信號(hào) 3287
談?wù)劮抢硐霑r(shí)鐘的時(shí)鐘偏差
本系列整理數(shù)字系統(tǒng)設(shè)計(jì)的相關(guān)知識(shí)體系架構(gòu)，為了方便后續(xù)自己查閱與求職準(zhǔn)備。在FPGA和ASIC設(shè)計(jì)中，時(shí)鐘信號(hào)的好壞很大程度上影響了整個(gè)系統(tǒng)的穩(wěn)定性，本文主要介紹了數(shù)字設(shè)計(jì)中的非理...
2023-06-02 標(biāo)簽：驅(qū)動(dòng)器FPGA設(shè)計(jì)ASIC設(shè)計(jì)VDD時(shí)鐘信號(hào) 3440
設(shè)計(jì)Verilog時(shí)為什么要避免Latch的產(chǎn)生呢？
鎖存器（Latch），是電平觸發(fā)的存儲(chǔ)單元，數(shù)據(jù)存儲(chǔ)的動(dòng)作取決于輸入時(shí)鐘（或者使能）信號(hào)的電平值。僅當(dāng)鎖存器處于使能狀態(tài)時(shí)，輸出才會(huì)隨著數(shù)據(jù)輸入發(fā)生變化。...
2023-06-02 標(biāo)簽：FPGA設(shè)計(jì)寄存器Verilog鎖存器觸發(fā)器 3467
FPGA Verilog HDL系列實(shí)例—AD轉(zhuǎn)換
AD轉(zhuǎn)換就是模數(shù)轉(zhuǎn)換，顧名思義，就是把模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)。我們所用的模數(shù)轉(zhuǎn)換芯片是ADC0809。...
2023-06-02 標(biāo)簽：FPGA轉(zhuǎn)換器譯碼器鎖存器 3009
時(shí)鐘抖動(dòng)會(huì)影響建立時(shí)間和保持時(shí)間違例嗎？
首先，我們需要理解什么是時(shí)鐘抖動(dòng)。簡而言之，時(shí)鐘抖動(dòng)（Jitter）反映的是時(shí)鐘源在時(shí)鐘邊沿的不確定性（Clock Uncertainty）。...
2023-06-02 標(biāo)簽：FPGA設(shè)計(jì)時(shí)鐘抖動(dòng)STA 3606
深入探討在FPGA設(shè)計(jì)中要避免的10大錯(cuò)誤
本文列出了FPGA設(shè)計(jì)中常見的十個(gè)錯(cuò)誤。我們收集了 FPGA 工程師在其設(shè)計(jì)中犯的 10 個(gè)最常見錯(cuò)誤，并提供了解決方案的建議和替代方案。...
2023-06-01 標(biāo)簽：FPGA設(shè)計(jì)時(shí)鐘緩沖器LUT同步器DSP技術(shù)FPGA設(shè)計(jì)LUT同步器時(shí)鐘緩沖器 1956
FPGA零基礎(chǔ)學(xué)習(xí)之Vivado-鎖相環(huán)使用教程
PLL鎖相環(huán)由以下幾部分組成：前置分頻計(jì)數(shù)器、相位頻率檢測器電路、電荷泵、環(huán)路濾波器、壓控振蕩器、反饋乘法器計(jì)數(shù)器和后置分頻計(jì)數(shù)器。在工作室，相位頻率檢測器檢測其參考頻率和反...
FPGA設(shè)計(jì)中經(jīng)常犯的10個(gè)錯(cuò)誤
本文列出了FPGA設(shè)計(jì)中常見的十個(gè)錯(cuò)誤。我們收集了 FPGA 工程師在其設(shè)計(jì)中犯的 10 個(gè)最常見錯(cuò)誤，并提供了解決方案的建議和替代方案。本文假定讀者已經(jīng)具備 RTL 設(shè)計(jì)和數(shù)字電路方面的基礎(chǔ)。...
2023-05-31 標(biāo)簽：FPGAFPGA設(shè)計(jì)RTL數(shù)字電路時(shí)序 1707
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