可編程邏輯
提供權(quán)威的PLD及可編程邏輯器件設(shè)計(jì)應(yīng)用、Altera公司、Xilinx公司資訊和解決方案，包括HDL語言與源代碼、FPGA開發(fā)板、EDA工具、FPGA、FPGA軟件等領(lǐng)域。
FPGA上電（Master）
fpga 會(huì)從 0 開始讀，地址不斷自增，直到讀取到有效的同步字 sync word(0xAA995566),才認(rèn)為接下來的內(nèi)容是一個(gè)有效的 bin 文件內(nèi)容的開始。讀到有效 sync word 后不會(huì)再繼續(xù)讀搜尋其他的 bin 文件。如...
FPGA的電源排序解決方案
Xilinx 或 Altera 等 FPGA 供應(yīng)商在其數(shù)據(jù)表中提供了推薦或要求的上電序列，這些數(shù)據(jù)表可輕松在線訪問。不同供應(yīng)商的排序要求各不相同，并且因供應(yīng)商的 FPGA 系列而異。...
采用FPGA實(shí)現(xiàn)電源系統(tǒng)的設(shè)計(jì)
LMZ31506 簡(jiǎn)單開關(guān)器等電源模塊可以將 DC/DC 轉(zhuǎn)換器、功率 MOSFET、屏蔽電感器和無源器件集成到薄型 QFN 封裝中。這可以減少設(shè)計(jì)時(shí)間，因?yàn)樗袞|西都已經(jīng)集成到一個(gè)封裝中，并且只需要最少的...
2022-07-13 標(biāo)簽：FPGA轉(zhuǎn)換器MOSFET 3010
在高速、DSP密集型系統(tǒng)設(shè)計(jì)中使用FPGA將功耗降至最低
當(dāng)今以 DSP 為中心的系統(tǒng)設(shè)計(jì)面臨著越來越大的壓力，需要在各種應(yīng)用中最大限度地降低功耗。通過降低總功耗而不僅僅是靜態(tài)功耗，當(dāng)今基于閃存的 FPGA 技術(shù)在實(shí)現(xiàn)下一代高速、DSP 密集型...
淺談專用處理器的設(shè)計(jì)方法及工具
Domain Model是后續(xù)開發(fā)的基礎(chǔ)，據(jù)此可以得到兩個(gè)重要的中間描述：一個(gè)是用于硬件架構(gòu)設(shè)計(jì)的Domain Characteristics；另一個(gè)是用于生成C/C++應(yīng)用代碼（當(dāng)然也可能是其它語言）的Application Model。...
Xilinx的XC2064是如何對(duì)它進(jìn)行編程的
現(xiàn)場(chǎng)可編程門陣列（FPGA）可以實(shí)現(xiàn)任意數(shù)字邏輯，從微處理器到視頻生成器或加密礦機(jī)，一應(yīng)俱全。FPGA由許多邏輯模塊組成，每個(gè)邏輯模塊通常由觸發(fā)器和邏輯功能以及連接邏輯模塊的路由網(wǎng)...
基于與非門邏輯IC構(gòu)建的時(shí)鐘發(fā)生器電路圖
您可以在此電路中使用 IC 7400 或 4011。7400 是晶體管-晶體管邏輯 （TTL） 類型，而 4011 是互補(bǔ)金屬氧化物半導(dǎo)體 （CMOS） 類型。IC 4011 比 7400 便宜，但 7400 比 4011 快。...
2022-07-11 標(biāo)簽：時(shí)鐘發(fā)生器與非門時(shí)鐘發(fā)生器邏輯IC 3156
ZYNQ的XADC的相關(guān)內(nèi)容
XADC具有兩個(gè)12位的ADC，具有獨(dú)立的跟蹤和保持放大器，模擬多路復(fù)用器（最多17個(gè)外部模擬輸入通道）以及片上散熱和片上電壓傳感器。可以將兩個(gè)ADC配置為同時(shí)采樣兩個(gè)外部輸入模擬通道。采...
Verilog進(jìn)行組合邏輯設(shè)計(jì)時(shí)的一些注意事項(xiàng)
always 模塊的敏感表為電平敏感信號(hào)的電路可幾乎可以完成對(duì)所有組合邏輯電路的建模。always模塊的敏感列表為所有判斷條件信號(hào)和輸入信號(hào)，但一定要注意敏感列表的完整性（注意通配符*的使...
Xilinx7系列FPGA管腳定義與Pinout文件下載
表1-1列出了7系列FPGA封裝中的管腳定義。注意：表1-12有單獨(dú)列出的專用通用用戶I/O，也有標(biāo)記IO_LXXY_ZZZ#或者I/O_XX_ZZZ_#標(biāo)識(shí)的多功能I/O，其中ZZZ代表一種或幾種附加的功能。如果多功能I/O不用做特...
為什么要使用DC-SCM？
DC-SCM架構(gòu)定義了與CPU板互操作的輸入/輸出端口。DC-SCM服務(wù)器在HPM（主機(jī)處理器模塊）板上只有基本的中央計(jì)算元件（CPU）、高速存儲(chǔ)器和IO連接器，其他所有組件均在模塊化DC-SCM（安全、控制、...
如何去制作一套完整的基于FPGA的DDS信號(hào)發(fā)生器系統(tǒng)
調(diào)用內(nèi)部鎖相環(huán)由輸入的12M時(shí)鐘得到120MHZ工作時(shí)鐘，驅(qū)動(dòng)DDS控制模塊，輸出作為DAC的轉(zhuǎn)換時(shí)鐘。...
2022-07-10 標(biāo)簽：FPGADDS信號(hào)發(fā)生器 3792
分析FPGA開發(fā)工具套件如何與其先進(jìn)的硬件進(jìn)行結(jié)合呢
對(duì)于現(xiàn)今的FPGA芯片供應(yīng)商，在提供高性能和高集成度獨(dú)立FPGA芯片和半導(dǎo)體知識(shí)產(chǎn)權(quán)（IP）產(chǎn)品的同時(shí)，還需要提供性能卓越且便捷易用的開發(fā)工具。...
如何使用GreenPAK SLG46537V IC等可編程ASIC來開發(fā)AVR
自動(dòng)電壓調(diào)節(jié)器（AVR）通常也稱為穩(wěn)壓器，它通過補(bǔ)償輸入電壓的波動(dòng)來調(diào)節(jié)供電電壓電平，在許多工業(yè)和住宅應(yīng)用中都很常見。例如，AVR被用于船舶發(fā)電機(jī)組、應(yīng)急電源和石油鉆井平臺(tái)，以在...
2022-07-10 標(biāo)簽：asicAVR運(yùn)算放大器可編程 1516
FPGA程序中內(nèi)存的實(shí)現(xiàn)方式
? ? Xilinx zynq系列FPGA實(shí)現(xiàn)神經(jīng)網(wǎng)絡(luò)評(píng)估 本篇目錄 1. 內(nèi)存占用 ??? 1.1?FPGA程序中內(nèi)存的實(shí)現(xiàn)方式 ????1.2?Zynq的BRAM內(nèi)存大小 ????1.3?一個(gè)卷積操作占用的內(nèi)存 2. PipeCNN可實(shí)現(xiàn)性 ??? PipeCNN論文...
2022-07-10 標(biāo)簽：FPGA神經(jīng)網(wǎng)絡(luò)內(nèi)存 2655
FIFO隊(duì)列原理簡(jiǎn)述
FIFO是隊(duì)列機(jī)制中最簡(jiǎn)單的，每個(gè)接口上只有一個(gè)FIFO隊(duì)列，表面上看FIFO隊(duì)列并沒有提供什么QoS保證，甚至很多人認(rèn)為FIFO嚴(yán)格意義上不算做一種隊(duì)列技術(shù)，實(shí)則不然，F(xiàn)IFO是其它隊(duì)列的基礎(chǔ)...
2022-07-10 標(biāo)簽：存儲(chǔ)器數(shù)據(jù)采集fifo 2304
基于模型設(shè)計(jì)的HDL代碼自動(dòng)生成技術(shù)應(yīng)用需求
面對(duì)我國航天型號(hào)任務(wù)發(fā)展與需求的快速變化，空間站、深空探測(cè)、北斗導(dǎo)航等軟件密集型系統(tǒng)迅速擴(kuò)大，智能化、網(wǎng)絡(luò)化需求越來越多。...
2022-07-10 標(biāo)簽：編碼器HDL代碼模型設(shè)計(jì)編碼器 3666
庫遷移系列 - 高級(jí)模式
遷移預(yù)覽部分列出了從源庫中標(biāo)識(shí)的元件類型組——作為元件類型（) 或建議的文件夾結(jié)構(gòu)() 并包括這些元件 ( Components ) 的基于參數(shù)的網(wǎng)格視圖。網(wǎng)格中的參數(shù)值可以即時(shí)編輯，無需打開和編輯...
Flutter Web究竟有什么不同之處
但是作為從 Web 里誕生的框架，和 React Native/ Weex 不同的是，前者是先有了 Web 下的 React 和 Vue 實(shí)現(xiàn)之后才有的客戶端支持，而對(duì)于 Flutter 則是反過來，先有客戶端實(shí)現(xiàn)之后才支持 Web 平臺(tái)，這里...
如何最大程度地降低地彈噪聲對(duì)單板信號(hào)完整性影響
通過邏輯內(nèi)部定位發(fā)現(xiàn)丟包地點(diǎn)為下行SSRAM讀寫處，即下行業(yè)務(wù)包寫入SSRAM，再讀出后包內(nèi)容出錯(cuò)導(dǎo)致報(bào)文丟棄。FPGA外掛SSRAM結(jié)構(gòu)框圖見圖1，進(jìn)入FPGA內(nèi)部的上行業(yè)務(wù)和下行業(yè)務(wù)都需要通過各自的...
2022-07-07 標(biāo)簽：FPGA信號(hào)完整性 1041
Verilog testbench總結(jié)
對(duì)于testbench而言，端口應(yīng)當(dāng)和被測(cè)試的module一一對(duì)應(yīng)。端口分為input,output和inout類型產(chǎn)生激勵(lì)信號(hào)的時(shí)候，input對(duì)應(yīng)的端口應(yīng)當(dāng)申明為reg, output對(duì)應(yīng)的端口申明為wire，inout端口比較特殊，下面專門...
從仿真器的角度對(duì)Verilog語言的語法規(guī)則進(jìn)行解讀
綜合工具讀入源文件，通過綜合算法將設(shè)計(jì)轉(zhuǎn)化為網(wǎng)表，比如DC。能夠綜合的特性要求Verilog語言能夠描述信號(hào)的各種狀態(tài)（0,1,x,z）、信號(hào)和模塊的連接（例化）以及模塊的邏輯（賦值以及各種...
ZYNQ數(shù)據(jù)交互通路PS和PL的連接技術(shù)
ZYNQ作為首款將高性能ARMCortex-A系列處理器與高性能FPGA在單芯片內(nèi)緊密結(jié)合的產(chǎn)品，為了實(shí)現(xiàn)ARM處理器和FPGA之間的高速通信和數(shù)據(jù)交互，發(fā)揮ARM處理器和FPGA的性能優(yōu)勢(shì)，需要設(shè)計(jì)高效的片內(nèi)高性...
Arm架構(gòu)下的Synchronization概述和案例分析
DMB和DSB是雙向柵欄，對(duì)兩個(gè)方向都限制，Armv8-a也設(shè)計(jì)了一種單向柵欄：load-acquire和store-release機(jī)制，只在一個(gè)方向上做限制。...
基于FPGA的邊緣設(shè)備開發(fā)深度神經(jīng)網(wǎng)絡(luò)檢測(cè)程序
應(yīng)用程序在應(yīng)用程序處理單元 （APU） 上運(yùn)行，以通過管理中斷和執(zhí)行單元之間的數(shù)據(jù)傳輸來控制系統(tǒng)。DPU 和用戶應(yīng)用程序之間的連接是通過 DPU API 和 Linux 驅(qū)動(dòng)程序?qū)崿F(xiàn)的。有一些功能可...
2022-07-09 標(biāo)簽：FPGA機(jī)器學(xué)習(xí)深度學(xué)習(xí) 1425
嵌入式FPGA從航空航天、網(wǎng)絡(luò)和通信到人工智能等的演變
eFPGA 是一種非常強(qiáng)大和靈活的技術(shù)，適用于廣泛的市場(chǎng)和應(yīng)用。隨著客戶了解如何使用 eFPGA 并不斷要求供應(yīng)商支持新特性和功能以改進(jìn)其價(jià)值主張，它將繼續(xù)發(fā)展。...
2022-07-09 標(biāo)簽：FPGA嵌入式神經(jīng)網(wǎng)絡(luò) 935
FPGA的Block RAM級(jí)聯(lián)架構(gòu)給AI/ML帶來超高數(shù)據(jù)流通量
隨著數(shù)據(jù)中心、人工智能、自動(dòng)駕駛、5G、計(jì)算存儲(chǔ)和先進(jìn)測(cè)試等應(yīng)用的數(shù)據(jù)量和數(shù)據(jù)流量不斷增大，不僅需要引入高性能、高密度FPGA來發(fā)揮其并行計(jì)算和可編程硬件加速功能，而且還對(duì)大量數(shù)...
基于FPGA的視頻全景拼接融合輸出
一旦生成了八度音階，就會(huì)根據(jù)八度音階中的四個(gè)圖像構(gòu)建一個(gè) DoG 空間。DoG 代表高斯差分。DoG 是高斯拉普拉斯算子 (LoG) 的計(jì)算效率非常高的近似值。DoG 空間是通過逐像素計(jì)算兩個(gè)相鄰高斯尺...
嵌入式AI的FPGA面向大眾市場(chǎng)的編程復(fù)雜性
邊緣設(shè)備使用這些精簡(jiǎn)的學(xué)習(xí)算法來得出有關(guān)其周圍環(huán)境的結(jié)論（稱為推理），例如動(dòng)物是貓、狗還是人，或者露點(diǎn)的升高是否表明風(fēng)暴即將來臨。隨著時(shí)間的推移，這些推斷的結(jié)果可以聚合回...
2022-07-09 標(biāo)簽：FPGA物聯(lián)網(wǎng)人工智能FPGA人工智能嵌入式AI物聯(lián)網(wǎng) 1465
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