可編程邏輯

提供權(quán)威的PLD及可編程邏輯器件設(shè)計(jì)應(yīng)用、Altera公司、Xilinx公司資訊和解決方案，包括HDL語言與源代碼、FPGA開發(fā)板、EDA工具、FPGA、FPGA軟件等領(lǐng)域。

【ZYNQ Ultrascale+ MPSOC FPGA教程】第二十四章PS端SD卡讀寫

FatFs是一個通用的文件系統(tǒng)模塊，用于在小型嵌入式系統(tǒng)中實(shí)現(xiàn)FAT文件系統(tǒng)。FatFs的編寫遵循 ANSI C，因此不依賴于硬件平臺。它可以嵌入到便宜的微控制器中，如 8051, PIC, AVR, SH, Z80, H8, ARM等等，...

2021-01-28 標(biāo)簽：FPGA 嵌入式 SD卡 Zynq MPSoC 6604

【ZYNQ Ultrascale+ MPSOC FPGA教程】第二十三章PS端DP的使用

DisplayPort v1.2協(xié)議，支持4個5.4G的lane，但本控制器只支持兩個lane，分辨率最大支持4096*2160@30。...

2021-01-27 標(biāo)簽：FPGA 音頻 DP Zynq MPSoC 8204

【ZYNQ Ultrascale+ MPSOC FPGA教程】第二十二章PS端I2C的使用

ReadBuffer清0，WriteBuffer賦FF寫16個字節(jié)到EEPROM讀EEPROM的16個字節(jié)到ReadBuffer檢驗(yàn)是否正確Readbuffer清0，WriteBuffer賦值10~25寫16字節(jié)到EEPROM讀16字節(jié)到ReadBuffer檢驗(yàn)是否正確返回....

2021-01-27 標(biāo)簽：FPGA EEPROM I2C Zynq MPSoC 7551

【ZYNQ Ultrascale+ MPSOC FPGA教程】第二十一章PS端UART讀寫控制

除了打印信息之外，如果我們想用UART進(jìn)行數(shù)據(jù)傳輸呢？本章便來介紹PS端UART的讀寫控制，實(shí)驗(yàn)中，每隔1S向外發(fā)送一串字符，如果收到數(shù)據(jù)，產(chǎn)生中斷，并將收到的數(shù)據(jù)再發(fā)送出去。...

2021-01-27 標(biāo)簽：FPGA 串口 uart Zynq MPSoC 7432

【ZYNQ Ultrascale+ MPSOC FPGA教程】第二十章PS端RTC中斷實(shí)驗(yàn)

實(shí)驗(yàn)中通過簡單的修改Vitis的例程，就完成了RTC，中斷的應(yīng)用，看似簡單的操作，但蘊(yùn)含了豐富的知識，我們需要非常了解RTC的原理、中斷的原理，這些基本知識是學(xué)習(xí)好ZYNQ的必要條件。...

2021-01-26 標(biāo)簽：FPGA 實(shí)時時鐘 RTC Zynq MPSoC 7587

【ZYNQ Ultrascale+ MPSOC FPGA教程】第十九章 Hello World(下)

本章從FPGA工程師和軟件工程師兩者角度出發(fā)，介紹了ZYNQ開發(fā)的經(jīng)典流程，F(xiàn)PGA工程師的主要工作是搭建好硬件平臺，提供硬件描述文件hdf給軟件工程師，軟件工程師在此基礎(chǔ)上開發(fā)應(yīng)用程序。本...

2021-01-26 標(biāo)簽：FPGA ARM 工程師 Zynq MPSoC 8321

【ZYNQ Ultrascale+ MPSOC FPGA教程】第十八章 Hello World(上)

我們從原理圖中可以看到ZYNQ芯片分為PL和PS，PS端的IO分配相對是固定的，不能任意分配，而且不需要在Vivado軟件里分配管腳，雖然本實(shí)驗(yàn)僅僅使用了PS，但是還要建立一個Vivado工程，用來配置...

2021-01-26 標(biāo)簽：FPGA ARM 工程師 Zynq MPSoC 5468

【ZYNQ Ultrascale+ MPSOC FPGA教程】第十七章Vitis準(zhǔn)備工程及注意事項(xiàng)

所有的工程目錄下都有個bootimage文件夾，存放了對應(yīng)的BOOT.bin文件，可將此文件拷貝到Vitis_image_download文件夾，覆蓋原有的BOOT.bin。也可以把BOOT.bin放到SD卡啟動驗(yàn)證功能。...

2021-01-26 標(biāo)簽：FPGA 編譯 Zynq MPSoC Vitis 5127

【ZYNQ Ultrascale+ MPSOC FPGA教程】第十六章7寸液晶屏顯示實(shí)驗(yàn)

LCD屏顯示方式從屏幕左上角一點(diǎn)開始，從左向右逐點(diǎn)顯示，每顯示完一行,再回到屏幕的左邊下一行的起始位置，在這期間，需要對行進(jìn)行消隱，每行結(jié)束時，用行同步信號進(jìn)行同步；LCD的驅(qū)動...

2021-01-25 標(biāo)簽：FPGA 觸摸屏液晶 Zynq MPSoC 6360

【ZYNQ Ultrascale+ MPSOC FPGA教程】第十五章HDMI字符顯示實(shí)驗(yàn)

在HDMI輸出實(shí)驗(yàn)中講解了HDMI顯示原理和顯示方式，本實(shí)驗(yàn)介紹如何使用FPGA實(shí)現(xiàn)字符顯示，通過這個實(shí)驗(yàn)更加深入的了解HDMI的顯示方式。...

2021-01-25 標(biāo)簽：FPGA HDMI 開發(fā)板 Zynq MPSoC 6608

【ZYNQ Ultrascale+ MPSOC FPGA教程】第十四章HDMI輸出實(shí)驗(yàn)

由于開發(fā)板上只有DP可以顯示，但卻是PS端的，PL端沒有HDMI的接口，因此我們采用AN9134的HDMI擴(kuò)展模塊實(shí)現(xiàn)HDMI顯示。將24位RGB編碼輸出TMDS差分信號。SIL9134功能強(qiáng)大，本實(shí)驗(yàn)只使用其中一小部分，...

2021-01-25 標(biāo)簽：FPGA HDMI 開發(fā)板 Zynq MPSoC 6971

【ZYNQ Ultrascale+ MPSOC FPGA教程】第十三章RS485實(shí)驗(yàn)

RS485與RS422類似，也是采用差分信號傳輸，但RS485是半雙工傳輸，也就是說，同一時刻只能有一個方向的數(shù)據(jù)傳輸。而且接口也比RS422少，只有差分信號A和B，而與ARM或FPGA相連的信號為DE（方向選...

2021-01-25 標(biāo)簽：FPGA RS485 差分信號 Zynq MPSoC 6215

【ZYNQ Ultrascale+ MPSOC FPGA教程】第十二章RS422實(shí)驗(yàn)

本章利用AN3485模塊實(shí)現(xiàn)RS422接口數(shù)據(jù)傳輸。關(guān)于模塊，在前面的RS232實(shí)驗(yàn)中已經(jīng)介紹過，本實(shí)驗(yàn)不再贅述。RS422與RS232在與FPGA的連接的接口上是一樣的，都是TXD和RXD，因此，本實(shí)驗(yàn)在RS232實(shí)驗(yàn)的基...

2021-01-23 標(biāo)簽：FPGA Zynq MPSoC FPGA MAX3 MPSoC RS422 Zynq 10174

【ZYNQ Ultrascale+ MPSOC FPGA教程】第十一章RS232實(shí)驗(yàn)

AN3485模塊的RS232接口采用MAX3232芯片實(shí)現(xiàn)RS232和+3.3V TTL電平的轉(zhuǎn)換。TTL電平的串口接收和發(fā)送信號（RXD, TXD）連接到40針的連接器上跟外面的FPGA芯片或者ARM芯片實(shí)現(xiàn)串口通信。RS232串口通信的最高速...

2021-01-23 標(biāo)簽：FPGA RS232 uart Zynq MPSoC 6193

【ZYNQ Ultrascale+ MPSOC FPGA教程】第十章PWM呼吸燈實(shí)驗(yàn)

用一個N比特的計(jì)數(shù)器，最大值可以表示為2的N次方，最小值0，計(jì)數(shù)器以“period”為步進(jìn)值累加，加到最大值后會溢出，進(jìn)入下一個累加周期。當(dāng)計(jì)數(shù)器值大于“duty”時，脈沖輸出高，否則輸出...

2021-01-23 標(biāo)簽：FPGA PWM Zynq MPSoC 呼吸燈 16503

【ZYNQ Ultrascale+ MPSOC FPGA教程】第九章Vivado下按鍵實(shí)驗(yàn)

按鍵是FPGA設(shè)計(jì)當(dāng)中最常用也是最簡單的外設(shè)，本章通過按鍵檢測實(shí)驗(yàn)，檢測開發(fā)板的按鍵功能是否正常，并了解硬件描述語言和FPGA的具體關(guān)系，學(xué)習(xí)Vivado RTL ANALYSIS的使用。...

2021-01-22 標(biāo)簽：FPGA 按鍵 Zynq MPSoC Vivado 3164

【ZYNQ Ultrascale+ MPSOC FPGA教程】第八章FPGA片內(nèi)FIFO讀寫測試實(shí)驗(yàn)

FIFO: First in, First out代表先進(jìn)的數(shù)據(jù)先出，后進(jìn)的數(shù)據(jù)后出。Xilinx在VIVADO里為我們已經(jīng)提供了FIFO的IP核, 我們只需通過IP核例化一個FIFO，根據(jù)FIFO的讀寫時序來寫入和讀取FIFO中存儲的數(shù)據(jù)。...

2021-01-22 標(biāo)簽：FPGA Xilinx fifo Zynq MPSoC 6274

【ZYNQ Ultrascale+ MPSOC FPGA教程】第七章FPGA片內(nèi)ROM測試實(shí)驗(yàn)

既然是ROM，那么我們就必須提前給它準(zhǔn)備好數(shù)據(jù)，然后在FPGA實(shí)際運(yùn)行時，我們直接讀取這些ROM中預(yù)存儲好的數(shù)據(jù)就行。Xilinx FPGA的片內(nèi)ROM支持初始化數(shù)據(jù)配置。如下圖所示，我們可以創(chuàng)建一個名...

2021-01-22 標(biāo)簽：FPGA ROM RAM Zynq MPSoC 5103

【ZYNQ Ultrascale+ MPSOC FPGA教程】第六章FPGA片內(nèi)RAM讀寫測試實(shí)驗(yàn)

RAM是FPGA中常用的基礎(chǔ)模塊，可廣泛用于緩存數(shù)據(jù)的情況，同樣它也是ROM，F(xiàn)IFO的基礎(chǔ)。本實(shí)驗(yàn)將為大家介紹如何使用FPGA內(nèi)部的RAM以及程序?qū)υ揜AM的數(shù)據(jù)讀寫操作。...

2021-01-22 標(biāo)簽：FPGA ROM RAM Zynq MPSoC 6198

【ZYNQ Ultrascale+ MPSOC FPGA教程】第五章Vivado下PLL實(shí)驗(yàn)

PLL(phase-locked loop)，即鎖相環(huán)。是FPGA中的重要資源。由于一個復(fù)雜的FPGA系統(tǒng)往往需要多個不同頻率，相位的時鐘信號。所以，一個FPGA芯片中PLL的數(shù)量是衡量FPGA芯片能力的重要指標(biāo)。FPGA的設(shè)計(jì)中...

2021-01-22 標(biāo)簽：FPGA pll Zynq MPSoC Vivado 6154

Vitis HLS工具在Standalone模式下調(diào)用Xilinx Vision Library L1 API例程

在論壇上遇到在高層次綜合工具中調(diào)用視覺庫遇到的大多數(shù)問題都和 opencv 庫以及Xilinx Vision 庫的安裝路徑有關(guān)，如今 Vitis HLS 2020.1 之后的版本都不再提供OpenCV 的預(yù)編譯庫，就更需要開發(fā)者們將...

2022-07-25 標(biāo)簽：FPGA OpenCV Vitis 2477

選擇合適的工具——輕松玩轉(zhuǎn)AI

人工智能（AI）歷史悠久，自1955年便被公認(rèn)為一門學(xué)科。人工智能是計(jì)算機(jī)模仿人類智能、從經(jīng)驗(yàn)中學(xué)習(xí)、適應(yīng)新信息并執(zhí)行類似人類活動的能力。...

2021-01-21 標(biāo)簽：FPGA 驅(qū)動器神經(jīng)網(wǎng)絡(luò)AI 機(jī)器學(xué)習(xí) 1662

【ZYNQ Ultrascale+ MPSOC FPGA教程】第四章PL的LED實(shí)驗(yàn)

對于ZYNQ來說PL（FPGA）開發(fā)是至關(guān)重要的，這也是ZYNQ比其他ARM的有優(yōu)勢的地方，可以定制化很多ARM端的外設(shè)，在定制ARM端的外設(shè)之前先讓我們通過一個LED例程來熟悉PL（FPGA）的開發(fā)流程，熟悉...

2021-01-21 標(biāo)簽：FPGA led ARM Zynq MPSoC 19178

【ZYNQ Ultrascale+ MPSOC FPGA教程】第三章Verilog基礎(chǔ)模塊介紹

Wire 類型變量，也叫網(wǎng)絡(luò)類型變量，用于結(jié)構(gòu)實(shí)體之間的物理連接，如門與門之間，不能儲存值，用連續(xù)賦值語句assign賦值，定義為wire [n-1:0] a ; 其中n代表位寬，如定義wire a ; assign a = b ; 是將...

2021-01-21 標(biāo)簽：FPGA Verilog Zynq MPSoC 4490

【ZYNQ Ultrascale+ MPSOC FPGA教程】第二章硬件原理圖介紹

XCZU2CG-1SFVC784E芯片的PS系統(tǒng)PS系統(tǒng)集成了2個ARMCortex?-A53處理器，速度高達(dá)1.2Ghz，支持2級Cache;另外還包含2個Cortex-R5處理器，速度高達(dá)500Mhz。...

2021-01-21 標(biāo)簽：FPGA 原理圖 JTAG Zynq MPSoC 7841

轉(zhuǎn)接驅(qū)動器和重定時器的比較

六零年代，隨著電信數(shù)字載波系統(tǒng)T1和E1的出現(xiàn)，數(shù)字重定時器開始受到關(guān)注。這些系統(tǒng)在屏蔽雙絞線上承載多條語音電路信道，每隔幾千英尺需安裝一個數(shù)字重定時器。當(dāng)時這些設(shè)備比較先進(jìn)...

2021-02-12 標(biāo)簽：pcb 驅(qū)動器連接器定時器 2219

【ZYNQ Ultrascale+ MPSOC FPGA教程】第一章MPSoC芯片介紹

原創(chuàng)聲明：本原創(chuàng)教程由芯驛電子科技（上海）有限公司（ALINX）創(chuàng)作，版權(quán)歸本公司所有，如需轉(zhuǎn)載，需授權(quán)并注明出處。適用于板卡型號： AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P/A...

2021-01-20 標(biāo)簽：FPGA Xilinx Zynq MPSoC Vitis 8961

FPGA解決方案在工業(yè)市場的應(yīng)用和發(fā)展

據(jù)Altera公司技術(shù)市場經(jīng)理趙敏先生介紹，目前Altera公司在工業(yè)市場收入增長迅速。日本、歐洲地區(qū)所占的份額較大，而亞太地區(qū)在不斷增長。中國市場則仍處于起步階段。...

2021-01-20 標(biāo)簽：FPGA asic 工業(yè)以太網(wǎng) 1908

基于復(fù)雜可編程邏輯器件的VME總線接口邏輯系統(tǒng)的設(shè)計(jì)

機(jī)載計(jì)算機(jī)的幾何結(jié)構(gòu)一般采用高強(qiáng)度機(jī)箱和底板來連接各功能模塊。底板總線類型大部分采用VME總線規(guī)范。VME總線是1981年Motorola等公司為歐洲板（Euroboard）設(shè)計(jì)的總線，是歐洲通用模塊（VM...

2021-01-19 標(biāo)簽：cpld 接口總線 2884

基于Virtex-E系列XCV300E與高速靜態(tài)存儲設(shè)備的接口實(shí)現(xiàn)

為了能更好﹑更有效的設(shè)計(jì)FPGA與IS63LV1024的接口實(shí)現(xiàn)，必須先了解IS63LV1024的性能特點(diǎn)。充分利用這些特點(diǎn)會使設(shè)計(jì)的實(shí)現(xiàn)變得事半功倍。IS63LV1024是128K 8的高速靜態(tài)存儲器，性能特點(diǎn)包括：...

2021-01-19 標(biāo)簽：FPGA 存儲器接口 1438

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