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AMD 7nm Versal系列器件NoC的使用及注意事項

AMD 7nm Versal系列器件引入了可編程片上網(wǎng)絡(luò)（NoC, Network on Chip），這是一個硬化的、高帶寬、低延遲互連結(jié)構(gòu)，旨在實現(xiàn)可...

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德州儀器TPS536C5雙通道多相控制器技術(shù)解析與應(yīng)用指南

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2025-09-08 標(biāo)簽：amd 控制器雙通道 1.1k 0

如何在AMD Vitis Unified 2024.2中連接到QEMU

在本篇文章我們將學(xué)習(xí)如何在 AMD Vitis Unified 2024.2 中連接到 QEMU。這是本系列的第 2 篇博文。要了解如何設(shè)置和使用 Q...

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在AMD Versal自適應(yīng)SoC上使用QEMU+協(xié)同仿真示例

在任意設(shè)計流程中，仿真都是不可或缺的關(guān)鍵組成部分。它允許用戶在無任何物理硬件的情況下對硬件系統(tǒng)進行確認(rèn)。這篇簡短的博客將介紹如何使用 QEMU + 協(xié)同...

2025-08-06 標(biāo)簽：amd soc 仿真 2.2k 0

AMD Versal自適應(yīng)SoC上的級聯(lián)模式示例

本篇博文主要講解在 PL 中如何使用 AXI Interrupt Controller (INTC) 的級聯(lián)模式，將 IP 核超過 32 個的中斷連接到...

2025-07-22 標(biāo)簽：amd soc 中斷 1.8k 0

Vivado無法選中開發(fā)板的常見原因及解決方法

在使用 AMD Vivado Design Suite 對開發(fā)板（Evaluation Board）進行 FPGA 開發(fā)時，我們通常希望在創(chuàng)建工程時直接...

2025-07-15 標(biāo)簽：FPGA amd 開發(fā)板 2k 0

AMD FPGA異步模式與同步模式的對比

本文講述了AMD UltraScale /UltraScale+ FPGA 原生模式下，異步模式與同步模式的對比及其對時鐘設(shè)置的影響。

2025-07-07 標(biāo)簽：FPGA amd 時鐘 1.8k 0

使用AMD Vitis Unified IDE創(chuàng)建HLS組件

這篇文章在開發(fā)者分享｜AMD Vitis HLS 系列 1 - AMD Vivado IP 流程（Vitis 傳統(tǒng) IDE）的基礎(chǔ)上撰寫，但使用的是 ...

2025-06-20 標(biāo)簽：amd 嵌入式 Vivado 2.6k 0

基于AMD Versal器件實現(xiàn)PCIe5 DMA功能

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2025-06-19 標(biāo)簽：amd soc 開發(fā)板 2k 0

如何使用AMD Vitis HLS創(chuàng)建HLS IP

本文逐步演示了如何使用 AMD Vitis HLS 來創(chuàng)建一個 HLS IP，通過 AXI4 接口從存儲器讀取數(shù)據(jù)、執(zhí)行簡單的數(shù)學(xué)運算，然后將數(shù)據(jù)寫回存...

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本篇文章提供了解決 ATS 失效請求報文問題的故障排除步驟，主要聚焦在 CQ 接口上未顯示主機發(fā)送的報文的情況。

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利用AMD VERSAL自適應(yīng)SoC的設(shè)計基線策略

您是否準(zhǔn)備將設(shè)計遷移到 AMD Versal 自適應(yīng) SoC？設(shè)計基線是一種行之有效的時序收斂方法，可在深入研究復(fù)雜的布局布線策略之前，幫您的 RTL ...

2025-06-04 標(biāo)簽：amd soc 布線 945 0

Versal 600G DCMAC Subsystem LogiCORE IP產(chǎn)品指南

AMD 自適應(yīng)計算文檔按一組標(biāo)準(zhǔn)設(shè)計進程進行組織，以便幫助您查找當(dāng)前開發(fā)任務(wù)相關(guān)的內(nèi)容。您可以在設(shè)計中心頁面上訪問 AMD Versal 自適應(yīng) SoC...

2025-06-03 標(biāo)簽：amd 內(nèi)核 soc 973 0

AMD Versal Adaptive SoC Clock Wizard AXI DRP示例

本文將使用 Clocking Wizard 文檔 PG321 中的“通過 AXI4-Lite 進行動態(tài)重配置的示例”章節(jié)作為參考。

2025-05-27 標(biāo)簽：amd DDR soc 1.3k 0

如何使用One Spin檢查AMD Vivado Design Suite Synth的結(jié)果

本文講述了如何使用 One Spin 檢查 AMD Vivado Design Suite Synth 的結(jié)果（以 Vivado 2024.2 為例）。

2025-05-19 標(biāo)簽：amd design Vivado 1.5k 0

FPGA 大神 Adam Taylor 使用 ALINX VD100（AMD Versal系列）開發(fā)平臺實現(xiàn)圖像處理

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Xilinx Shift RAM IP概述和主要功能

Xilinx Shift RAM IP 是 AMD Xilinx 提供的一個 LogiCORE IP 核，用于在 FPGA 中實現(xiàn)高效的移位寄存器（Sh...

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傳統(tǒng)上，使用門控時鐘是 ASIC 設(shè)計中降低系統(tǒng)功耗的常見方法。通過門控時鐘，可在非必要時阻止整組寄存器的狀態(tài)轉(zhuǎn)換。

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