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fpga設(shè)計(jì)

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FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。

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fpga設(shè)計(jì)技術(shù)

FPGA設(shè)計(jì)時(shí)的五大注意事項(xiàng)盤點(diǎn)

雖然目標(biāo)應(yīng)用和開發(fā)團(tuán)隊(duì)的成員不同，但有些FPGA設(shè)計(jì)顯然有一些通病，使設(shè)計(jì)從工程師坐下來(lái)寫第一行HDL程序代碼時(shí)，就注定了項(xiàng)目失敗的命運(yùn)。在我的職業(yè)生...

2018-07-05 標(biāo)簽：fpga fpga設(shè)計(jì) 3.8k 0

FPGA設(shè)計(jì)中的亞穩(wěn)態(tài)解析

說(shuō)起亞穩(wěn)態(tài)，首先我們先來(lái)了解一下什么叫做亞穩(wěn)態(tài)。亞穩(wěn)態(tài)現(xiàn)象：信號(hào)在無(wú)關(guān)信號(hào)或者異步時(shí)鐘域之間傳輸時(shí)導(dǎo)致數(shù)字器件失效的一種現(xiàn)象。

2023-09-19 標(biāo)簽：fpga FPGA設(shè)計(jì)信號(hào) 3.8k 0

FPGA純verilog編解碼SDI實(shí)現(xiàn)流程

一是使用專用編解碼芯片，比如典型的接收器GS2971，發(fā)送器GS2972，優(yōu)點(diǎn)是簡(jiǎn)單，比如GS2971接收器直接將SDI解碼為并行的YCRCB，GS29...

2023-06-19 標(biāo)簽：FPGA設(shè)計(jì)DDR3 接收器 3.7k 0

tcl局部編輯以最小的代價(jià)完成最大的改動(dòng)

第一步所指的Design通常是完全布局布線后的設(shè)計(jì)，如果是在工程模式下，可以直接在IDE中打開實(shí)現(xiàn)后的設(shè)計(jì)，若是僅有DCP文件，不論是工程模式或是非工程...

2019-07-25 標(biāo)簽：FPGA設(shè)計(jì)TCL 手動(dòng)布線 3.7k 0

不得不讀的Xilinx FPGA復(fù)位策略

盡量少使用復(fù)位，特別是少用全局復(fù)位，能不用復(fù)位就不用，一定要用復(fù)位的使用局部復(fù)位；

2023-06-21 標(biāo)簽：FPGA設(shè)計(jì)微處理器觸發(fā)器 3.6k 0

時(shí)鐘抖動(dòng)會(huì)影響建立時(shí)間和保持時(shí)間違例嗎？

首先，我們需要理解什么是時(shí)鐘抖動(dòng)。簡(jiǎn)而言之，時(shí)鐘抖動(dòng)（Jitter）反映的是時(shí)鐘源在時(shí)鐘邊沿的不確定性（Clock Uncertainty）。

2023-06-02 標(biāo)簽：FPGA設(shè)計(jì)時(shí)鐘抖動(dòng)STA 3.6k 0

如何用FPGA并行高速運(yùn)算實(shí)現(xiàn)實(shí)時(shí)的引導(dǎo)濾波算法？

首先，給出上篇中最后的matlab 引導(dǎo)濾波的代碼，如下所示。

2023-07-03 標(biāo)簽：傳感器濾波器 FPGA設(shè)計(jì) 3.6k 0

FPGA中三種常用復(fù)位電路

在FPGA設(shè)計(jì)中，復(fù)位電路是非常重要的一部分，它能夠確保系統(tǒng)從初始狀態(tài)開始啟動(dòng)并保證正確運(yùn)行。本文將分別介紹FPGA中三種常用復(fù)位電路：同步復(fù)位、異步復(fù)...

2023-05-14 標(biāo)簽：fpga FPGA設(shè)計(jì)寄存器 3.6k 0

Idelay對(duì)時(shí)序的補(bǔ)救

在高速信號(hào)采集的過(guò)程中，經(jīng)常會(huì)因?yàn)殡娐吩O(shè)計(jì)或者其他原因，原本設(shè)計(jì)好對(duì)應(yīng)的data_clk與data經(jīng)過(guò)線路傳輸之后在接收端時(shí)序上不能很好的對(duì)應(yīng)，這可能會(huì)...

2023-06-16 標(biāo)簽：FPGA設(shè)計(jì)RTL 串行通信 3.6k 0

FIFO IP核報(bào)Memory Collision Error on RAMB36E1解決方案

以前很少用到仿真，這次在仿真的過(guò)程中，遇到了某個(gè)警告，于是轉(zhuǎn)過(guò)頭又去研究了FIFO中的Safety Circuit的作用。

2023-06-19 標(biāo)簽：FPGA設(shè)計(jì)RAM FIFO存儲(chǔ) 3.6k 0

在模塊化設(shè)計(jì)過(guò)程中編寫testbench并仿真的方法介紹

?在開始設(shè)計(jì)前，根據(jù)設(shè)計(jì)劃分好各功能模塊（為了敘述方便，這里以對(duì)“FPGA數(shù)字信號(hào)處理（十三）鎖相環(huán)位同步技術(shù)的實(shí)現(xiàn)”中設(shè)計(jì)的系統(tǒng)仿真為例）。

2023-09-04 標(biāo)簽：鎖相環(huán)FPGA設(shè)計(jì)仿真器 3.6k 0

在Vivado中如何寫入FPGA設(shè)計(jì)主時(shí)鐘約束？

在FPGA設(shè)計(jì)中，時(shí)序約束的設(shè)置對(duì)于電路性能和可靠性都至關(guān)重要。

2023-06-26 標(biāo)簽：收發(fā)器 FPGA設(shè)計(jì)時(shí)序約束 3.6k 0

介紹FPGA設(shè)計(jì)中時(shí)序分析的一些基本概念

時(shí)鐘的時(shí)序特性主要分為抖動(dòng)(Jitter)、偏移(Skew)、占空比失真(Duty Cycle Distortion)3點(diǎn)。

2023-03-16 標(biāo)簽：FPGA設(shè)計(jì)RAM 時(shí)序分析 3.5k 0

為什么說(shuō)Vivado是基于IP的設(shè)計(jì)？

Vivado是Xilinx公司2012年推出的新一代集成開發(fā)環(huán)境，它強(qiáng)調(diào)系統(tǒng)級(jí)的設(shè)計(jì)思想及以IP為核心的設(shè)計(jì)理念，突出IP核在數(shù)字系統(tǒng)設(shè)計(jì)中的作用。

2023-09-17 標(biāo)簽：FPGA設(shè)計(jì)寄存器 C語(yǔ)言 3.5k 0

Plunify推出Kabuto_可最大限度地減少和消除性能錯(cuò)誤

Plunify?基于機(jī)器學(xué)習(xí)技術(shù)的現(xiàn)場(chǎng)可編程門陣列（FPGA）時(shí)序收斂和性能優(yōu)化軟件供應(yīng)商，今天推出了Kabuto?，可最大限度地減少和消除性能錯(cuò)誤。

2018-07-04 標(biāo)簽：fpga設(shè)計(jì)plunify 3.5k 0

設(shè)計(jì)Verilog時(shí)為什么要避免Latch的產(chǎn)生呢？

鎖存器（Latch），是電平觸發(fā)的存儲(chǔ)單元，數(shù)據(jù)存儲(chǔ)的動(dòng)作取決于輸入時(shí)鐘（或者使能）信號(hào)的電平值。僅當(dāng)鎖存器處于使能狀態(tài)時(shí)，輸出才會(huì)隨著數(shù)據(jù)輸入發(fā)生變化。

2023-06-02 標(biāo)簽：FPGA設(shè)計(jì)寄存器 Verilog 3.5k 0

CDC跨時(shí)鐘域處理及相應(yīng)的時(shí)序約束

CDC（Clock Domain Conversion）跨時(shí)鐘域分單bit和多bit傳輸

2023-06-21 標(biāo)簽：FPGA設(shè)計(jì)RAM CDC 3.4k 0

談?wù)劮抢硐霑r(shí)鐘的時(shí)鐘偏差

本系列整理數(shù)字系統(tǒng)設(shè)計(jì)的相關(guān)知識(shí)體系架構(gòu)，為了方便后續(xù)自己查閱與求職準(zhǔn)備。在FPGA和ASIC設(shè)計(jì)中，時(shí)鐘信號(hào)的好壞很大程度上影響了整個(gè)系統(tǒng)的穩(wěn)定性，本...

2023-06-02 標(biāo)簽：驅(qū)動(dòng)器 FPGA設(shè)計(jì)ASIC設(shè)計(jì) 3.4k 0

降低時(shí)序報(bào)告中邏輯延遲的方法

在FPGA邏輯電路設(shè)計(jì)中，F(xiàn)PGA設(shè)計(jì)能達(dá)到的最高性能往往由以下因素決定。

2023-09-26 標(biāo)簽：fpga 邏輯電路 FPGA設(shè)計(jì) 3.4k 0

verilog實(shí)現(xiàn)簡(jiǎn)單分頻器的方案

偶數(shù)分頻最為簡(jiǎn)單，很容易用模為N的計(jì)數(shù)器實(shí)現(xiàn)50%占空比的時(shí)鐘信號(hào)，即每次計(jì)數(shù)滿N（計(jì)到N-1）時(shí)輸出時(shí)鐘信號(hào)翻轉(zhuǎn)。

2023-06-28 標(biāo)簽：FPGA設(shè)計(jì)分頻器計(jì)數(shù)器 3.4k 0

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Protues

Protues

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Proteus軟件是英國(guó)Lab Center Electronics公司出版的EDA工具軟件（該軟件中國(guó)總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
靜電防護(hù)

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
Altium Designer

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FPGA芯片

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ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門檻降低，即使沒有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫程序。
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FPGA開發(fā)板在基于MCU、定制ASIC和體積龐大的電線束來(lái)實(shí)現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車工業(yè)正面臨新的設(shè)計(jì)挑戰(zhàn)。過(guò)去汽車電子產(chǎn)品的開發(fā)周期是漫長(zhǎng)的，而許多汽車制造商現(xiàn)正致力于在更短的時(shí)間內(nèi)，裝備消費(fèi)者所需的新一代汽車。
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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長(zhǎng)寬，直插，貼片，焊盤的大小，管腳的長(zhǎng)寬，管腳的間距等）用圖形方式表現(xiàn)出來(lái)，以便可以在畫pcb圖時(shí)進(jìn)行調(diào)用。
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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
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Artix-7

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　　Artix-7 系列：相對(duì)于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場(chǎng)的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對(duì)的市場(chǎng)領(lǐng)域。
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面包板是由于板子上有很多小插孔，專為電子電路的無(wú)焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
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AXI

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AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對(duì)齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫數(shù)據(jù)通道、并支持Outstanding傳輸訪問和亂序訪問，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長(zhǎng)線傳輸中的概念。特性阻抗是射頻傳輸線影響無(wú)線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
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時(shí)鐘源用來(lái)為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號(hào)。它通常由石英晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
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　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號(hào)，也可以是壓力、溫度、濕度、位移、聲音等非電信號(hào)；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號(hào)的變化量。
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Kintex-7

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　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性價(jià)比提高了一倍，功耗降低了一半。
Protel DXP

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FPGA教程

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