OFDM收發(fā)機(jī)的設(shè)計(jì)框架、調(diào)制與解調(diào)

本篇我們聚焦OFDM的基本原理，討論OFDM收發(fā)機(jī)的設(shè)計(jì)框架、調(diào)制與解調(diào)（IFFT/FFT）、正交性、保護(hù)間隔、循環(huán)前綴，并分析其優(yōu)缺點(diǎn)。

2023-07-07 標(biāo)簽：FPGA設(shè)計(jì)通信系統(tǒng)SoC芯片 2.7k 0

FPGA設(shè)計(jì)中的模塊化設(shè)計(jì)

模塊化設(shè)計(jì)是FPGA設(shè)計(jì)中一個(gè)很重要的技巧，它能夠使一個(gè)大型設(shè)計(jì)的分工協(xié)作、仿真測(cè)試更加容易，代碼維護(hù)或升級(jí)也更加便利。

2023-10-07 標(biāo)簽：FPGA設(shè)計(jì)CLK 2.7k 0

認(rèn)識(shí)以太網(wǎng)幀的整個(gè)結(jié)構(gòu)

當(dāng)你需要使用千兆網(wǎng)發(fā)送數(shù)據(jù)的時(shí)候，你需要先傳輸8字節(jié)的前導(dǎo)碼，也就是7個(gè)字節(jié)的0xAA和1個(gè)字節(jié)的0xAB

2023-06-19 標(biāo)簽：FPGA設(shè)計(jì)以太網(wǎng)Mac 2.7k 0

總結(jié)一下在時(shí)序分析中的基本概念及基本術(shù)語(yǔ)

下圖是一個(gè)經(jīng)典時(shí)序分析模型，無(wú)論寄存器A與寄存器B是否在同一個(gè)芯片中，下列概念均適用。

2023-07-03 標(biāo)簽：FPGA設(shè)計(jì)寄存器時(shí)序分析 2.7k 0

如何使用FPGA來(lái)設(shè)計(jì)智能網(wǎng)卡（SmartNIC）？

智能服務(wù)器適配器或智能網(wǎng)卡（SmartNIC）通過(guò)從服務(wù)器的CPU上卸載網(wǎng)絡(luò)處理工作負(fù)載和任務(wù)，提高云端和私有數(shù)據(jù)中心中的服務(wù)器性能。

2023-07-27 標(biāo)簽：處理器fpgaFPGA設(shè)計(jì) 2.7k 0

如何脫離Vivado建立單獨(dú)仿真環(huán)境軟件呢？

FPGA項(xiàng)目開(kāi)發(fā)的過(guò)程中，需要完成設(shè)計(jì)代碼開(kāi)發(fā)、驗(yàn)證環(huán)境搭建、仿真分析、板級(jí)驗(yàn)證等操作，在這個(gè)過(guò)程中，許多操作雖然必不可少但是步驟是重復(fù)的。

2023-09-27 標(biāo)簽：fpgaFPGA設(shè)計(jì)仿真 2.6k 0

如何設(shè)計(jì)邊沿采樣的觸發(fā)器呢？

在設(shè)計(jì)雙邊沿采樣電路（Dual-edge triggered flip-flop）之前，先從單邊沿采樣電路設(shè)計(jì)（Edge capture registe...

2023-06-05 標(biāo)簽：FPGA設(shè)計(jì)寄存器采樣電路 2.6k 0

按鍵抖動(dòng)消除verilog設(shè)計(jì)

按鍵作為一種機(jī)械開(kāi)關(guān)，在進(jìn)行按鍵操作時(shí)，機(jī)械接觸點(diǎn)的彈性及電壓突變等原因，在機(jī)械開(kāi)關(guān)合閉的時(shí)候會(huì)出現(xiàn)電壓抖動(dòng)，因此在實(shí)際的應(yīng)用當(dāng)中需要做一定的處理。

2023-04-27 標(biāo)簽：FPGA設(shè)計(jì)觸發(fā)器FPGA芯片 2.6k 0

什么是同步有限狀態(tài)機(jī)？為什么要用狀態(tài)機(jī)？怎么表示狀態(tài)機(jī)？

同步：所有的狀態(tài)跳轉(zhuǎn)都是在時(shí)鐘的作用下進(jìn)行

2023-07-17 標(biāo)簽：FPGA設(shè)計(jì)有限狀態(tài)機(jī)狀態(tài)機(jī) 2.6k 0

MicroBlaze串口設(shè)計(jì)

本系統(tǒng)中，Basys3的MicroBlaze模塊調(diào)用基于AXI協(xié)議的UART IP核，通過(guò)AXI總線實(shí)現(xiàn)MicroBlaze-UART之間的通信，完成串口打印。

2023-08-02 標(biāo)簽：FPGA設(shè)計(jì)連接器RTL 2.6k 0

怎么通過(guò)搗鼓FPGA板把數(shù)碼管給點(diǎn)亮并顯示有效信息？

今天我們?nèi)蝿?wù)是通過(guò)小腳丫板載的兩個(gè)數(shù)碼管來(lái)顯示字符，所以首先我們要了解一下數(shù)碼管的基本工作原理，接下來(lái)再研究怎么通過(guò)搗鼓小腳丫把數(shù)碼管給點(diǎn)亮，并且顯示出...

2023-06-20 標(biāo)簽：FPGA設(shè)計(jì)led燈數(shù)碼管 2.6k 0

FIFO為什么不能正常工作？

FIFO為什么不能正常工作？復(fù)位信號(hào)有效長(zhǎng)度不夠，接口時(shí)序不匹配，可看下面這篇文章。 本文將介紹： 非DFX工程如何確保異步FIFO自帶的set_max...

2023-11-02 標(biāo)簽：fpgaFPGA設(shè)計(jì)fifo 2.6k 0

在Vivado中利用Report QoR Suggestions提升QoR

Report QoR Suggestions (RQS) 可識(shí)別設(shè)計(jì)問(wèn)題，并提供工具開(kāi)關(guān)和可影響工具行為的設(shè)計(jì)單元屬性的解決方案，即便在無(wú)法自動(dòng)執(zhí)行解決...

2023-07-19 標(biāo)簽：fpgaFPGA設(shè)計(jì)REPORT 2.6k 0

blue-ethernet高性能FPGA網(wǎng)絡(luò)數(shù)據(jù)包處理項(xiàng)目簡(jiǎn)介

blue-ethernet項(xiàng)目使用Bluespec SystemVerilog(BSV)硬件描述語(yǔ)言實(shí)現(xiàn)了一系列在FPGA上加速網(wǎng)絡(luò)數(shù)據(jù)包處理的硬件模塊。

2023-11-13 標(biāo)簽：FPGA設(shè)計(jì)以太網(wǎng)UDP協(xié)議 2.5k 0

FPGA定點(diǎn)數(shù)截位的基本準(zhǔn)則

FPGA內(nèi)部表示正負(fù)數(shù)，小數(shù)的規(guī)則。兩者相比之下，定點(diǎn)數(shù)實(shí)現(xiàn)簡(jiǎn)單，表達(dá)更為直觀，所以在很多時(shí)候FPGA通常使用定點(diǎn)數(shù)表示小數(shù)。

2023-06-19 標(biāo)簽：fpgaFPGA設(shè)計(jì)計(jì)算機(jī) 2.5k 0

時(shí)鐘偏移對(duì)時(shí)序收斂有什么影響呢？

FPGA設(shè)計(jì)中的絕大部分電路為同步時(shí)序電路，其基本模型為“寄存器+組合邏輯+寄存器”。同步意味著時(shí)序路徑上的所有寄存器在時(shí)鐘信號(hào)的驅(qū)動(dòng)下步調(diào)一致地運(yùn)作。

2023-08-03 標(biāo)簽：fpgaFPGA設(shè)計(jì)寄存器 2.5k 0

verilog整數(shù)四則運(yùn)算的位寬考量簡(jiǎn)介

加、減 使用補(bǔ)碼時(shí)，加減法可以統(tǒng)一，因而對(duì)加減不加區(qū)分，對(duì)有無(wú)符號(hào)也不加以區(qū)分。

2023-06-06 標(biāo)簽：FPGA設(shè)計(jì)Verilog 2.4k 0

簡(jiǎn)易AM信號(hào)調(diào)制的FPGA實(shí)現(xiàn)過(guò)程簡(jiǎn)單講解

首先，為什么是AM信號(hào)的調(diào)制過(guò)程，是因?yàn)樵诙虝r(shí)間情況下，AM信號(hào)的實(shí)現(xiàn)相對(duì)簡(jiǎn)單，而且上述提到的幾個(gè)模塊都可以得到使用和驗(yàn)證。

2023-06-06 標(biāo)簽：AGCFPGA設(shè)計(jì)ROM 2.4k 0

如何在FPGA設(shè)計(jì)環(huán)境中加入時(shí)序約束？

在給FPGA做邏輯綜合和布局布線時(shí)，需要在工具中設(shè)定時(shí)序的約束。通常，在FPGA設(shè)計(jì)工具中都FPGA中包含有4種路徑：從輸入端口到寄存器，從寄存器到寄存...

2023-10-12 標(biāo)簽：fpgaFPGA設(shè)計(jì)時(shí)鐘 2.4k 0