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FPGA(Field-Programmable Gate Array),即現(xiàn)場可編程門陣列,它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的,既解決了定制電路的不足,又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。
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時(shí)鐘使能電路是同步設(shè)計(jì)的重要基本電路,在很多設(shè)計(jì)中,雖然內(nèi)部不同模塊的處理速度不同,但是由于這些時(shí)鐘是同源的,可以將它們轉(zhuǎn)化為單一的時(shí)鐘電路處理。在FP...
基于FPGA的GigE Vison IP設(shè)計(jì)要點(diǎn)分析
本文簡要描述基于FPGA和萬兆網(wǎng)的GigE Vison IP設(shè)計(jì)方案。 一、GigE Vsion協(xié)議要點(diǎn) GigE Vison協(xié)議基于普通的以太網(wǎng)物理鏈...
2020-11-11 標(biāo)簽:fpga以太網(wǎng)GigE Vision 7.8k 1
在FPGA上如何使用non-blocking cache設(shè)計(jì)框架
帶寬是影響FPGA加速器的重要因素,因?yàn)榇罅康牟⑿杏?jì)算對數(shù)據(jù)量要求很大。如果加速器對數(shù)據(jù)的訪問是不規(guī)則的,那么cache miss就會大大影響加速器性能...
自80年代初引入模擬蜂窩網(wǎng)絡(luò)以來,蜂窩通信已有了長足發(fā)展。如今,隨著市場由4G向5G網(wǎng)絡(luò)解決方案遷移,蜂窩通信行業(yè)正在為實(shí)現(xiàn)更快數(shù)據(jù)傳輸速度、更低延遲以...
2020-11-11 標(biāo)簽:fpga物聯(lián)網(wǎng)蜂窩網(wǎng)絡(luò) 4.2k 0
基于FPGA的全高清視頻采集顯示系統(tǒng)設(shè)計(jì)方案
0 引言 隨著視頻顯示技術(shù)的發(fā)展,視頻信號從之前的標(biāo)清發(fā)展到高清,再發(fā)展到全高清,其分辨越來越高,數(shù)據(jù)量也成倍增加,這就推進(jìn)了顯示接口技術(shù)的高速發(fā)展,顯...
淺談FPGA配置狀態(tài)字寄存器Status Register的調(diào)試
第一步要做的,永遠(yuǎn)都是拉出FPGA的狀態(tài)字寄存器Status Register看,它能直接告訴你或者極大地輔助判斷失敗的原因!
一文解析網(wǎng)絡(luò)壓縮算法的原理實(shí)現(xiàn)及結(jié)果
引言 網(wǎng)絡(luò)壓縮在AI加速中可以說起到四兩撥千斤的作用,網(wǎng)絡(luò)參數(shù)的減小不僅僅降低了存儲和帶寬,而且使計(jì)算邏輯簡單,降低了LUT資源。從本篇開始,我們就一起...
通過TI電源時(shí)序控制器在5G MIMO應(yīng)用的通信和控制
5G是目前通信設(shè)備領(lǐng)域的市場趨勢, Massive MIMO指的是64T64R應(yīng)用中常用的多輸入和多輸出, 更多的發(fā)送器和接收器通道需要更多的數(shù)字處理器...
2020-12-01 標(biāo)簽:fpga服務(wù)器數(shù)字處理器 2.9k 0
應(yīng)用于CNN中卷積運(yùn)算的LUT乘法器設(shè)計(jì)
卷積占據(jù)了CNN網(wǎng)絡(luò)中絕大部分運(yùn)算,進(jìn)行乘法運(yùn)算通常都是使用FPGA中的DSP,這樣算力就受到了器件中DSP資源的限制。比如在zynq7000器件中,D...
針對LSTM實(shí)現(xiàn)硬件加速的稀疏化案例分析
本文介紹稀疏LSTM的硬件架構(gòu),一種是細(xì)粒度稀疏化,權(quán)重參數(shù)分布隨機(jī),另外一種是bank-balance稀疏化。 1. 文章結(jié)構(gòu) Long-short ...
Vivado中進(jìn)行ZYNQ硬件部分設(shè)計(jì)方案
ZYNQ概述 ZYNQ內(nèi)部包含PS和PL兩部分,PS中包含以下4個(gè)主要功能模塊: Application processor unit (APU) Me...
1 I/O延遲約束介紹 要在設(shè)計(jì)中精確建模外部時(shí)序,必須為輸入和輸出端口提供時(shí)序信息。Xilinx Vivado集成設(shè)計(jì)環(huán)境(IDE)僅在FPGA邊界內(nèi)...
淺談FPGA內(nèi)部的時(shí)鐘網(wǎng)絡(luò)設(shè)計(jì)
時(shí)鐘網(wǎng)絡(luò)反映了時(shí)鐘從時(shí)鐘引腳進(jìn)入FPGA后在FPGA內(nèi)部的傳播路徑。 報(bào)告時(shí)鐘網(wǎng)絡(luò)命令可以從以下位置運(yùn)行: A,VivadoIDE中的Flow Navi...
基于安卓手機(jī)的FPGA藍(lán)牙通信技術(shù)智能電子鎖控制系統(tǒng)
作者:柏 佳,魏 鑫,朱 廣,成都理工大學(xué)信息科學(xué)與技術(shù)學(xué)院,來源:2019年電子技術(shù)應(yīng)用第8期 摘要: 隨著人們安防意識的不斷增強(qiáng)和智能技術(shù)的持續(xù)發(fā)展...
2020-11-27 標(biāo)簽:fpga控制系統(tǒng)藍(lán)牙模塊 6.3k 0
CvP系統(tǒng)結(jié)構(gòu)解析 PCIE協(xié)議實(shí)現(xiàn)FPGA 配置案例
1. CvP 簡介 CvP(Configuration via Protocol)是一種通過協(xié)議實(shí)現(xiàn) FPGA 配置的方案,Arria V,Cyclon...
基于賽靈思FPGA的廣告推薦算法Wide and deep硬件加速案例
作者:雪湖科技 梅碧峰 在這篇文章里你可以了解到廣告推薦算法Wide and deep模型的相關(guān)知識和搭建方法,還能了解到模型優(yōu)化和評估的方式。我還為你...
2020-11-27 標(biāo)簽:fpga賽靈思機(jī)器學(xué)習(xí) 3.8k 0
FPGA設(shè)計(jì)的常用基本時(shí)序路徑分析
OFFSET語句:OFFSET說明了外部時(shí)鐘和與其相關(guān)的輸入,輸出數(shù)據(jù)引腳之間的時(shí)序關(guān)系。
idelay2中按推薦配置,從DATAIN還是從IDATAIN輸入?yún)^(qū)別為是內(nèi)部延時(shí)還是從IO輸入,F(xiàn)IXED固定延時(shí),idelay value先輸入0,...
在大部分的教科書中,都會提到如何分頻,包括奇數(shù)分頻,偶數(shù)分頻,小數(shù)分頻等。 1、DDS相位累加器 (1)DDS合成流程 首先講述DSS(直接頻率合成法)...
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