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FPGA(Field-Programmable Gate Array),即現(xiàn)場可編程門陣列,它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的,既解決了定制電路的不足,又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。
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一種基于DSP+FPGA視頻圖像采集處理系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)
本文主要介紹了一種基于DSP+FPGA視頻圖像采集處理系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn),DSP-BF561作為主處理器,負(fù)責(zé)整個(gè)算法的調(diào)度和數(shù)據(jù)流的控制,完成圖像數(shù)據(jù)的...
Vivado是Xilinx推出的可編程邏輯設(shè)備(FPGA)軟件開發(fā)工具套件,提供了許多TCL命令來簡化流程和自動化開發(fā)。本文將介紹在Vivado中常用的...
Xilinx 16nm Kintex UltraScale+器件的性能、功耗和靈活性介紹
該視頻重點(diǎn)介紹了Xilinx 16nm Kintex UltraScale +器件中雙工作電壓的性能,功耗和靈活性。
2018-11-21 標(biāo)簽:fpga賽靈思物聯(lián)網(wǎng) 5.8k 0
基于FPGA的通用數(shù)控分頻器設(shè)計(jì)方案
本文首先介紹了各種分頻器的實(shí)現(xiàn)原理,并在FPGA開發(fā)平臺上通過VHDL文本輸入和原理圖輸入相結(jié)合的方式,編程給出了仿真結(jié)果。最后通過對各種分頻的分析,利...
2015-05-07 標(biāo)簽:FPGA數(shù)控分頻器 5.8k 1
機(jī)器人需要怎樣的計(jì)算平臺?最強(qiáng)大腦當(dāng)屬CPU+FPGA?
為了打造通用的機(jī)器人計(jì)算平臺,我們選用了英特爾提供給移動平臺使用的CPU和Arria 10系列的FPGA。 兩者通過高帶寬,低延遲的I/O接口(如PCI...
分享FPGA設(shè)計(jì)中信號完整性需要注意的幾個(gè)方面
FPGA設(shè)計(jì)需注意的方方面面 目前市場上有幾百種關(guān)于信號完整性和降噪的書。如果你是個(gè)新手或者需要一個(gè)進(jìn)修課程,你可以考慮閱讀Douglas Brook...
關(guān)于基于分?jǐn)?shù)低階協(xié)方差譜的頻譜感知算法研究及其FPGA實(shí)現(xiàn)
長期以來,傳統(tǒng)的頻譜管理與劃分采用靜態(tài)頻譜分配方式[1],導(dǎo)致無線頻譜利用率低下,同時(shí)研究發(fā)現(xiàn),即使是那些被授權(quán)了的頻段,平均利用率也僅有15%~85%...
基于FPGA的通信系統(tǒng)同步提取的仿真與實(shí)現(xiàn)
本文介紹一種基于現(xiàn)場可編程門陣列(FPGA)的通信系統(tǒng)同步提取方案的實(shí)現(xiàn)。本文只介紹了M序列碼作為同步頭的實(shí)現(xiàn)方案,對于m序列碼作為同步頭的實(shí)現(xiàn),只要稍...
2013-04-11 標(biāo)簽:FPGA通信系統(tǒng)幀同步 5.8k 0
FPGA物理約束-網(wǎng)表約束CLOCK_DEDICATED_ROUTE
Vivado工具在編譯時(shí)通常會自動識別設(shè)計(jì)中的時(shí)鐘網(wǎng)絡(luò),并將其分配到專用的時(shí)鐘布局布線資源中。
2022-10-24 標(biāo)簽:fpga圖像數(shù)據(jù)時(shí)鐘網(wǎng)絡(luò) 5.8k 0
由于數(shù)據(jù)傳輸?shù)牟町悾瑴y試pattern生成的眼圖并不一定會是從一個(gè)完整的眼圖起始。因此,如果采用第一個(gè)眼圖來進(jìn)行校準(zhǔn),可能會出現(xiàn)所有LVDS數(shù)據(jù)輸出差分...
2018-07-05 標(biāo)簽:FPGA數(shù)據(jù)傳輸ADC 5.8k 0
FPGA是在PAL(可編程邏輯陣列)、GAL(通用陣列邏輯)、CPLD(復(fù)雜可編程邏輯器件)等傳統(tǒng)邏輯電路和門陣列的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它利用計(jì)算機(jī)...
采用VHDL語言實(shí)現(xiàn)多功能可變模計(jì)數(shù)器設(shè)計(jì)并進(jìn)行仿真驗(yàn)證
隨著電子技術(shù)、計(jì)算機(jī)技術(shù)和EDA技術(shù)的不斷發(fā)展,利用FPGA/CPLD進(jìn)行數(shù)字系統(tǒng)的開發(fā)已被廣泛應(yīng)用于通信、航天、醫(yī)療電子、工業(yè)控制等領(lǐng)域。與傳統(tǒng)電路設(shè)...
圖形 LCD 顯示器越來越多地設(shè)計(jì)用于要求苛刻的嵌入式顯示控制和視頻應(yīng)用,例如用于工業(yè)控制臺、自動售貨機(jī)、汽車和船舶儀表盤組、家用電器、醫(yī)療設(shè)備和游戲機(jī)...
如何選擇高效的深度學(xué)習(xí)硬件?剖析GPU、FPGA、ASIC和DSP
第一個(gè)問題是由于 nn-X 采用了固定的 10x10 卷積引擎,而當(dāng)它在執(zhí)行 3x3 卷積時(shí),只有 9% 的 DSP 單元得到了有效利用。這一點(diǎn)后來是通...
2018-11-19 標(biāo)簽:FPGACPU深度學(xué)習(xí) 5.8k 0
基于FPGA和LTC2308模數(shù)轉(zhuǎn)換芯片的數(shù)字電壓表設(shè)計(jì)
通過FPGA對模數(shù)轉(zhuǎn)換芯片(LTC2308)的采樣控制,實(shí)現(xiàn)一個(gè)簡易的數(shù)字電壓表。
2025-08-16 標(biāo)簽:FPGAVerilog數(shù)字電壓表 5.8k 0
我們?yōu)榱藢?shí)現(xiàn)動態(tài)圖像的濾波算法,用串口發(fā)送圖像數(shù)據(jù)到FPGA開發(fā)板,經(jīng)FPGA進(jìn)行圖像處理算法后,動態(tài)顯示到VGA顯示屏上,前面我們把硬件平臺已經(jīng)搭...
基于FPGA和DDS+PLL器件實(shí)現(xiàn)跳頻信號發(fā)生器的設(shè)計(jì)
為了保證機(jī)載電臺的設(shè)計(jì)性能和通信質(zhì)量,并且各種電臺都有各自詳細(xì)的技術(shù)指標(biāo)要求,需要使用很多臺單一功能的儀器或綜合檢測儀來測試。目前,產(chǎn)生穩(wěn)定可靠、符合要...
2019-07-18 標(biāo)簽:fpgadds信號產(chǎn)生器 5.8k 0
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