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標(biāo)簽 > verilog
Verilog HDL是一種硬件描述語(yǔ)言（HDL:Hardware Description Language），以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。
文章：716個(gè) 瀏覽：114756次 帖子：949個(gè)
在FPGA運(yùn)行3D游戲的效率比在x86硬件高50倍
《Spheres Vs Shapes》是一款開(kāi)源的 3D 光線(xiàn)追蹤游戲，用 C 語(yǔ)言編寫(xiě)后又被轉(zhuǎn)換為了?FPGA 比特流
2023-07-12 標(biāo)簽：fpga轉(zhuǎn)換器Verilog 1.7k 0
淺談Verilog HDL代碼編寫(xiě)風(fēng)格
消失了好久，沒(méi)有寫(xiě)文章，也沒(méi)有做筆記，因?yàn)樽罱仝s一個(gè)比賽，時(shí)間很緊，昨天周六終于結(jié)束了，所以趁著周末這會(huì)兒有時(shí)間，寫(xiě)點(diǎn)東西，記錄下來(lái)。首先我學(xué)習(xí)FPG...
System Verilog提供兩組通用的數(shù)據(jù)類(lèi)型：網(wǎng)絡(luò)和變量（nets 和 variables）。網(wǎng)絡(luò)和變量同時(shí)具有類(lèi)型和數(shù)據(jù)類(lèi)型特性。類(lèi)型表示信號(hào)為...
2023-02-09 標(biāo)簽：網(wǎng)絡(luò)VerilogSystem 1.6k 0
要想深入理解Verilog就必須正視Verilog語(yǔ)言同時(shí)具備硬件特性和軟件特性。在當(dāng)下的教學(xué)過(guò)程中，教師和教材都過(guò)于強(qiáng)調(diào)Verilog語(yǔ)言的硬件特性和...
System Verilog（SV）語(yǔ)言的Class本身就帶有“打包”的基因。眾所周知，SV語(yǔ)言的很多特性是派生自C++語(yǔ)言的。
2023-03-15 標(biāo)簽：IC設(shè)計(jì)VerilogC++語(yǔ)言 1.6k 0
class里面包含data和對(duì)data進(jìn)行操作的subroutines(functions and tasks)。class的data稱(chēng)為class p...
2023-05-24 標(biāo)簽：Verilog 1.6k 0
1. 前言 之前在公司負(fù)責(zé)制定代碼規(guī)范，費(fèi)了九牛二虎之力，終于整理出來(lái)一份文檔。由于保密規(guī)定的緣故，無(wú)法與大家直接分享這份文檔，但是文檔中的大部分規(guī)范都...
當(dāng)我們聲明一個(gè)類(lèi)時(shí)還沒(méi)有分配內(nèi)存，只有在實(shí)例化(new())時(shí)才會(huì)分配內(nèi)存。這個(gè)時(shí)候?qū)ο缶浔赶虮环峙涞膬?nèi)存，下面是對(duì)象句柄賦值的示例。
組合邏輯：任何時(shí)刻電路的穩(wěn)定輸出，僅僅取決于該時(shí)刻各個(gè)輸入變量的取值。
如何構(gòu)建一款先進(jìn)的數(shù)字仿真器？
數(shù)字仿真器（Simulator）是一種大型EDA工業(yè)軟件，是數(shù)字驗(yàn)證領(lǐng)域的基礎(chǔ)工具之一，也是為數(shù)不多的簽核（sign-off）級(jí)工具。
基于循環(huán)隊(duì)列的FIFO緩存實(shí)現(xiàn)
FIFO緩存是介于兩個(gè)子系統(tǒng)之間的彈性存儲(chǔ)器，其概念圖如圖1所示。它有兩個(gè)控制信號(hào)，wr和rd，用于讀操作和寫(xiě)操作。當(dāng)wr被插入時(shí)，輸入的數(shù)據(jù)被寫(xiě)入緩存...
雖然 FPGA 可使用 Verilog 或 VHDL 等低層次硬件描述語(yǔ)言 (HDL) 來(lái)編程，但現(xiàn)在已有多種高層次綜合 (HLS) 工具可以采用以 C...
SpinalHDL BlackBox時(shí)鐘與復(fù)位
在SpinalHDL中使用之前已有的Verilog等代碼的時(shí)候需要將這些代碼包在一個(gè)BlackBox里面，但是如果這些代碼里面有時(shí)鐘和復(fù)位，我們需要怎么...
SystemVerilog中的句柄賦值和對(duì)象復(fù)制的概念是有區(qū)別的。
Verilog HDL之步進(jìn)電機(jī)驅(qū)動(dòng)控制
步進(jìn)電機(jī)的用途還是非常廣泛的，目前打印機(jī)，繪圖儀，機(jī)器人等等設(shè)備都以步進(jìn)電機(jī)為動(dòng)力核心。那么，下面我們就了解下什么是步進(jìn)電機(jī)，它是怎么控制的。
2023-03-17 標(biāo)簽：電動(dòng)機(jī)步進(jìn)電機(jī)Verilog 1.6k 0
取被除數(shù)的高幾位數(shù)據(jù)，位寬和除數(shù)相同（實(shí)例中是 3bit 數(shù)據(jù)）。
2023-03-27 標(biāo)簽：數(shù)據(jù)流水線(xiàn)Verilog 1.6k 0
FPGA（現(xiàn)場(chǎng)可編程門(mén)陣列）的通用語(yǔ)言主要是指用于描述FPGA內(nèi)部邏輯結(jié)構(gòu)和行為的硬件描述語(yǔ)言。目前，Verilog HDL和VHDL是兩種最為廣泛使用...
最近ChatGPT大火，成功破圈，到底是什么？怎么使用？ 簡(jiǎn)單說(shuō)，它是一個(gè)模型，一個(gè)語(yǔ)言模型！ **它是以對(duì)話(huà)方式與人進(jìn)行交互的AI語(yǔ)言模型...
良好的編碼風(fēng)格，有助于代碼的閱讀、調(diào)試和修改。雖然 Verilog 代碼可以在保證語(yǔ)法正確的前提下任意編寫(xiě)，但是潦草的編碼風(fēng)格往往是一錘子買(mǎi)賣(mài)。
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