verilog

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Verilog HDL是一種硬件描述語(yǔ)言（HDL:Hardware Description Language），以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

systemverilog中的assertion用法整理

時(shí)序電路講究建立時(shí)間、保持時(shí)間需要留有裕量。這也說(shuō)明了，在電路中信號(hào)的順序以及之間的時(shí)序關(guān)系十分重要。

2023-06-06 標(biāo)簽：Verilog 時(shí)序電路 VCS 5.7k 0

一個(gè)合格FPGA 工程師的基本要求

一個(gè)合格的FPGA工程師需要掌握哪些知識(shí)？這里根據(jù)自己的一些心得總結(jié)一下，其他朋友可以補(bǔ)充啊。

2017-02-11 標(biāo)簽：FPGA Verilog 5.5k 0

RTL頂層自動(dòng)連線的秘密武器：Emacs verilog-mode介紹

Verilog-mode.el 是用于 Emacs 的非常流行的免費(fèi) Verilog 模式，它提供上下文相關(guān)的突出顯示、自動(dòng)縮進(jìn)，并提供宏擴(kuò)展功能以大大...

2023-04-03 標(biāo)簽：Verilog RTL 模擬器 5.5k 0

布斯算法（Booth Algorithm）乘法器的Verilog實(shí)現(xiàn)

Booth 的算法檢查有符號(hào)二的補(bǔ)碼表示中 'N'位乘數(shù) Y 的相鄰位對(duì)，包括低于最低有效位 y?1 = 0 的隱式位。

2023-12-04 標(biāo)簽：寄存器 Verilog 乘法器 5.4k 0

關(guān)于Verilog語(yǔ)言標(biāo)準(zhǔn)層次問(wèn)題

關(guān)于Verilog語(yǔ)言的官方標(biāo)準(zhǔn)全稱是《IEEE Std 1364-2001：IEEE Standard Verilog? Hardware Descr...

2018-07-06 標(biāo)簽：verilog 編程語(yǔ)言 5.4k 0

數(shù)字信號(hào)處理的基礎(chǔ)知識(shí)

本文是本系列的第一篇，參考杜勇老師的數(shù)字濾波器MATLAB和Verilog實(shí)現(xiàn)以及一些網(wǎng)文博客，更新順序參考杜勇老師的書(shū)籍目錄。本文主要介紹關(guān)于數(shù)字信號(hào)...

2023-05-22 標(biāo)簽：matlab 數(shù)字濾波器計(jì)算機(jī) 5.4k 0

如何設(shè)計(jì)可綜合的Verilog代碼和應(yīng)該遵循什么原則

在接觸Verilog 語(yǔ)法參考手冊(cè)的時(shí)候，我們發(fā)現(xiàn)其提供了一組非常豐富的功能來(lái)描述硬件。所以大家往往會(huì)疑惑那些Verilog語(yǔ)句是可綜合的，那些是只能用...

2019-04-20 標(biāo)簽：fpga 存儲(chǔ)器 verilog 5.4k 0

verilog inout用法與仿真

Verilog語(yǔ)言是一種硬件描述語(yǔ)言（HDL），用于描述數(shù)字邏輯電路和系統(tǒng)。它是一種非常強(qiáng)大且廣泛使用的語(yǔ)言，在數(shù)字電路設(shè)計(jì)中扮演著重要的角色。其中， ...

2024-02-23 標(biāo)簽：硬件 Verilog 數(shù)字邏輯電路 5.3k 0

用硬件思維去理解verilog

大家也應(yīng)該知道，在沒(méi)有verilog這種高級(jí)語(yǔ)言之前都是用原理圖設(shè)計(jì)，必須先構(gòu)思好整個(gè)電路框架，才能去實(shí)現(xiàn)。有了verilog以后這種思路并沒(méi)有被拋...

2018-08-31 標(biāo)簽：硬件 verilog 數(shù)字電路 5.3k 0

Windows上使用iverilog+gtkwave仿真

使用Verilog編寫(xiě)好了功能模塊以及對(duì)應(yīng)的testbench之后，一般需要對(duì)其功能進(jìn)行仿真測(cè)試。由于工作場(chǎng)合、必須使用正版軟件，然而ModelSim的...

2023-04-28 標(biāo)簽：仿真 WINDOWS Verilog 5.2k 0

verilog運(yùn)算符的優(yōu)先級(jí)

先給大家出一個(gè)題目：當(dāng)x為5時(shí)，y=x << 6 + x <<3 + x << 2 + x的結(jié)果為多少，即y的值是多少？

2024-01-19 標(biāo)簽：Verilog 乘法器運(yùn)算符 5.2k 0

高覆蓋率的Verilog代碼的編寫(xiě)技巧

設(shè)計(jì)工程師需要關(guān)心的主要有行覆蓋率（Block），條件覆蓋率（Expression），翻轉(zhuǎn)覆蓋率（Toggle），狀態(tài)機(jī)覆蓋率。本文從ASIC設(shè)計(jì)的角度...

2022-05-26 標(biāo)簽：Verilog 5.2k 0

Verilog設(shè)計(jì)寄存器

現(xiàn)代邏輯設(shè)計(jì)中，時(shí)序邏輯設(shè)計(jì)是核心，而寄存器又是時(shí)序邏輯的基礎(chǔ)，下面將介紹幾種常見(jiàn)的寄存器的Verilog設(shè)計(jì)代碼供初學(xué)者進(jìn)行學(xué)習(xí)理解。

2023-07-27 標(biāo)簽：fpga 寄存器 Verilog 5.2k 0

數(shù)字電路里面有什么元素需要被描述?

組合邏輯電路：可以利用 assign 或者 always @(*) 語(yǔ)句描述。一般復(fù)雜的組合邏輯電路利用 always @(*)語(yǔ)句塊描述。如上加法...

2018-09-07 標(biāo)簽：邏輯電路 Verilog 數(shù)字電路 5.2k 0

Verilog testbench總結(jié)

對(duì)于testbench而言，端口應(yīng)當(dāng)和被測(cè)試的module一一對(duì)應(yīng)。端口分為input,output和inout類型產(chǎn)生激勵(lì)信號(hào)的時(shí)候，input對(duì)應(yīng)的...

2022-07-07 標(biāo)簽：信號(hào)Verilog Module 5.2k 0

Verilog程序編寫(xiě)規(guī)范

在實(shí)際工作中，許多公司對(duì)Verilog程序編寫(xiě)規(guī)范都有要求。在公司內(nèi)部統(tǒng)一Verilog程序編寫(xiě)規(guī)范不僅可以增強(qiáng)程序的可讀性、可移植性，而且也有助于邏輯...

2022-09-15 標(biāo)簽：fpga Verilog 程序編寫(xiě) 5.1k 0

基于FPGA的并行ADC與DAC Verilog實(shí)現(xiàn)案例

轉(zhuǎn)換的依據(jù)是一個(gè)簡(jiǎn)單的運(yùn)算關(guān)系：“補(bǔ)碼的整數(shù)值”+“原碼絕對(duì)值的整數(shù)值”=2^B，B為位寬。比如帶符號(hào)數(shù)原碼1110的補(bǔ)碼為1010：1110取絕對(duì)值0...

2024-03-21 標(biāo)簽：FPGA adc dac 5.1k 0

FPGA的數(shù)字信號(hào)處理：Verilog實(shí)現(xiàn)簡(jiǎn)單的FIR濾波器

該項(xiàng)目介紹了如何使用 Verilog 實(shí)現(xiàn)具有預(yù)生成系數(shù)的簡(jiǎn)單 FIR 濾波器。

2023-06-07 標(biāo)簽：fpga 濾波器數(shù)字信號(hào)處理 5.1k 0

常用串行總線(一)——UART協(xié)議(Verilog實(shí)現(xiàn))

通用異步收發(fā)傳輸器（Universal Asynchronous Receiver/Transmitter)，通常稱作UART。它將要傳輸?shù)馁Y料在串行通...

2023-01-05 標(biāo)簽：接口 Verilog uart 5k 0

VGA接口原理與Verilog實(shí)現(xiàn)編程案例解析

VGA接口是一種D型接口，上面共有15針孔，分成三排，每排五個(gè)。其中比較重要的是3根RGB彩色分量信號(hào)和2根掃描同步信號(hào)HSYNC和VSYNC針。

2023-07-01 標(biāo)簽：顯示器 Verilog 模擬信號(hào) 5k 0

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Protues

Protues

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Proteus軟件是英國(guó)Lab Center Electronics公司出版的EDA工具軟件（該軟件中國(guó)總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
靜電防護(hù)

靜電防護(hù)

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
Altium Designer

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FPGA芯片

FPGA芯片

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FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
ArduBlock

ArduBlock

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ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門檻降低，即使沒(méi)有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫(xiě)程序。
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識(shí)別

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FPGA開(kāi)發(fā)板

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FPGA開(kāi)發(fā)板在基于MCU、定制ASIC和體積龐大的電線束來(lái)實(shí)現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車工業(yè)正面臨新的設(shè)計(jì)挑戰(zhàn)。過(guò)去汽車電子產(chǎn)品的開(kāi)發(fā)周期是漫長(zhǎng)的，而許多汽車制造商現(xiàn)正致力于在更短的時(shí)間內(nèi)，裝備消費(fèi)者所需的新一代汽車。
PCB封裝

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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長(zhǎng)寬，直插，貼片，焊盤的大小，管腳的長(zhǎng)寬，管腳的間距等）用圖形方式表現(xiàn)出來(lái)，以便可以在畫(huà)pcb圖時(shí)進(jìn)行調(diào)用。
QUARTUS II

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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開(kāi)發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
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Artix-7

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　　Artix-7 系列：相對(duì)于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場(chǎng)的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對(duì)的市場(chǎng)領(lǐng)域。
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面包板是由于板子上有很多小插孔，專為電子電路的無(wú)焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
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AXI

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AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對(duì)齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫(xiě)數(shù)據(jù)通道、并支持Outstanding傳輸訪問(wèn)和亂序訪問(wèn)，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
特性阻抗

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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長(zhǎng)線傳輸中的概念。特性阻抗是射頻傳輸線影響無(wú)線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
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時(shí)鐘源用來(lái)為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號(hào)。它通常由石英晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
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　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號(hào)，也可以是壓力、溫度、濕度、位移、聲音等非電信號(hào)；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號(hào)的變化量。
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Kintex-7

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　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性價(jià)比提高了一倍，功耗降低了一半。
Protel DXP

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