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標(biāo)簽 > verilog
Verilog HDL是一種硬件描述語(yǔ)言（HDL:Hardware Description Language），以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。
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淺談VHDL/Verilog的可綜合性以及對(duì)初學(xué)者的一些建議
最近在寫代碼的時(shí)候總是在思考，我寫的這個(gè)能被綜合嗎？總是不放心，或是寫完了綜合的時(shí)候出問(wèn)題，被搞的非常煩惱，雖然看了一些書，比如對(duì)組合邏輯用阻塞賦值，時(shí)...
通過(guò)砷化鎵制程的PN結(jié)測(cè)量建?？梢缘贸鯲erilogA模型的正確性和通用性
本文中論述的是二極管的小信號(hào)模型，適用于半導(dǎo)體材料組成的PN結(jié)以及金屬半導(dǎo)體組成的肖特基PN結(jié)。另外，論述的二極管的模型參數(shù)適用于GaAs HBT制程的...
verilog實(shí)現(xiàn)加法器，從底層的門級(jí)電路級(jí)到行為級(jí)，本文對(duì)其做出了相應(yīng)的闡述。
如何在verilog中使用If語(yǔ)句和case語(yǔ)句？
我們?cè)谏弦黄恼轮幸呀?jīng)看到了如何使用程序塊（例如 always 塊來(lái)編寫按順序執(zhí)行的 verilog 代碼。
常用的時(shí)序反標(biāo)方法和EDA工具反標(biāo)方法
前段時(shí)間，一個(gè)朋友聊敘到這個(gè)后仿真任務(wù)命令都咋用，隨即整理了下，可以完成基本的后仿真不成問(wèn)題，但是如果還要完成一些其他的幺蛾子，那就需要各位仔細(xì)研讀各工...
一個(gè)連環(huán)無(wú)敵面試題--計(jì)數(shù)器
問(wèn)題1：如何用Verilog實(shí)現(xiàn)這個(gè)計(jì)數(shù)器？針對(duì)上述功能的計(jì)數(shù)器，應(yīng)該如何用Verilog實(shí)現(xiàn)？
2018-05-16 標(biāo)簽：Verilog計(jì)數(shù)器 7k 0
對(duì)于DFF，之前理解的，DFF在時(shí)鐘的上升沿進(jìn)行對(duì)D端的數(shù)據(jù)采集，再下一個(gè)時(shí)鐘的上升沿來(lái)臨，Q端輸出D端采集的數(shù)據(jù)。
在開始動(dòng)手仿真之前，首先，我們需要?jiǎng)?chuàng)建一個(gè)文件夾用來(lái)放置我們的 ModelSim 仿真工程文件，這里我們就在之前創(chuàng)建的 Quartus 工程目錄下的 s...
根據(jù)公式2我們可以得到：N越大，也就是頻率控制字位寬越大，那么分辨率越高，我們?cè)O(shè)置的任意頻率都可以做到更接近，頻譜上就越看不出差別。而且我們可以知道，這...
邏輯電路在任何時(shí)刻產(chǎn)生的穩(wěn)定的輸出信號(hào)僅僅取決于該時(shí)刻的輸入信號(hào)，而與過(guò)去的輸入信號(hào)無(wú)關(guān)，即與輸入信號(hào)作用前的狀態(tài)無(wú)關(guān)，這樣的電路稱為組合邏輯電路。
基于FPGA的Verilog實(shí)現(xiàn)VGA驅(qū)動(dòng)電路
VGA全稱是Video Graphics Array，即視頻圖形陣列，是一個(gè)使用模擬信號(hào)進(jìn)行視頻傳輸?shù)臉?biāo)準(zhǔn)。分辨率高，顯示速度快。 一、傳輸協(xié)議 VGA...
移位寄存器的設(shè)計(jì)與實(shí)現(xiàn)
移位寄存器的功能和電路形式較多，按移位方向分有左移、右移、和雙向移位寄存器；按接收數(shù)據(jù)方式分為串行輸入和并行輸入；按輸出方向分為串行輸出和并行輸出。
之前探討過(guò)PS/2鍵盤編解碼以及數(shù)據(jù)傳輸協(xié)議，這次自己動(dòng)手實(shí)現(xiàn)了利用FPGA接收鍵盤編碼，然后通過(guò)串口傳輸?shù)絇C。做的比較簡(jiǎn)單，只是通過(guò)FPGA把大寫字...
如何利用verilog驗(yàn)證二分法查找的設(shè)計(jì)代碼
下面是產(chǎn)生輸出文件的過(guò)程，這里我們?cè)O(shè)置輸出結(jié)果的格式是fsdb，當(dāng)然我們也可以設(shè)置成vcd的格式。fsdb的文件size比較小，而且利用verdi的波形...
基于Verilog實(shí)現(xiàn)2ASK的調(diào)制
在進(jìn)行無(wú)線通信時(shí)，基帶產(chǎn)生的信號(hào)需要通過(guò)天線發(fā)送出去，需要滿足一個(gè)條件，即欲發(fā)射信號(hào)的波長(zhǎng)與天線的尺寸可比擬（通常認(rèn)為天線尺寸應(yīng)大于波長(zhǎng)的十分之一），這...
幾乎所有的芯片設(shè)計(jì)、芯片驗(yàn)證工程師，每天都在和VCS打交道，但是由于驗(yàn)證環(huán)境的統(tǒng)一化管理，一般將不同的編譯仿真選項(xiàng)集成在一個(gè)文件里，只需要一兩個(gè)人維護(hù)即...
Verilog代碼：if-else和case的電路結(jié)構(gòu)和區(qū)別
每個(gè)if-else就是一個(gè)2選1mux器。當(dāng)信號(hào)有明顯優(yōu)先級(jí)時(shí)，首先要考慮if-else，但是if嵌套過(guò)多也會(huì)導(dǎo)致速度變慢；if語(yǔ)句結(jié)構(gòu)較慢，但占用面積...
Verilog狀態(tài)機(jī)+設(shè)計(jì)實(shí)例
在verilog中狀態(tài)機(jī)的一種很常用的邏輯結(jié)構(gòu)，學(xué)習(xí)和理解狀態(tài)機(jī)的運(yùn)行規(guī)律能夠幫助我們更好地書寫代碼，同時(shí)作為一種思想方法，在別的代碼設(shè)計(jì)中也會(huì)有所幫助...
2024-02-12 標(biāo)簽：Verilog狀態(tài)機(jī) 6.4k 0
IC設(shè)計(jì)基礎(chǔ)：Verilog計(jì)算1的數(shù)量
如下所示，采用循環(huán)語(yǔ)句+移位+邏輯與1+累加來(lái)實(shí)現(xiàn)1的統(tǒng)計(jì)。最終調(diào)用函數(shù)獲得輸入信號(hào)中1的數(shù)量。
2023-05-11 標(biāo)簽：IC設(shè)計(jì)信號(hào)Verilog 6.3k 0
如何用小腳丫FPGA核心板實(shí)現(xiàn)4位加法器功能
在上次的文章 - 淺談“數(shù)字電路”的學(xué)習(xí)（8）- 編碼器、譯碼器、多路復(fù)用器、解復(fù)用器的關(guān)系和應(yīng)用 - 中，我梳理了一下數(shù)字電路教程中組合邏輯部分的一些...
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