verilog

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Verilog HDL是一種硬件描述語(yǔ)言（HDL:Hardware Description Language），以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

如何在Verilog中創(chuàng)建有限狀態(tài)機(jī)

本文描述了有限狀態(tài)機(jī)的基礎(chǔ)知識(shí)，并展示了在 Verilog 硬件描述語(yǔ)言中實(shí)現(xiàn)它們的實(shí)用方法。

2022-04-26 標(biāo)簽：Verilog 狀態(tài)機(jī) 5k 0

SystemVerilog中的關(guān)聯(lián)數(shù)組

關(guān)聯(lián)數(shù)組實(shí)際上是一種查找表，內(nèi)存空間直到被使用時(shí)才會(huì)分配，每個(gè)數(shù)據(jù)項(xiàng)都會(huì)有一個(gè)特定的“鍵（索引）”，索引的類(lèi)型不局限于整型。

2022-10-31 標(biāo)簽：Verilog System 數(shù)組 5k 0

cordic算法verilog實(shí)現(xiàn)（復(fù)雜版）

module cordic (clk,rst_n,ena,phase_in,sin_out,cos_out,eps); parameter DATA_W...

2017-02-11 標(biāo)簽：verilog cordic 4.9k 0

一文詳解UVM設(shè)計(jì)模式

本篇是對(duì)UVM設(shè)計(jì)模式 ( 二 ) 參數(shù)化類(lèi)、靜態(tài)變量/方法/類(lèi)、單例模式、UVM_ROOT、工廠模式、UVM_FACTORY[1]中單例模式的補(bǔ)充，分...

2023-08-06 標(biāo)簽：Verilog System 函數(shù) 4.9k 0

改變數(shù)字硬件設(shè)計(jì)，實(shí)現(xiàn)真正工程化

與VHDL和Verilog一樣，SpinalHDL可用于通過(guò)定義寄存器和門(mén)來(lái)描述硬件，SpinalHDL不使用眾所周知的事件驅(qū)動(dòng)范式來(lái)描述硬件（如VHD...

2017-08-10 標(biāo)簽：verilog 數(shù)字電路智能硬件 4.9k 3

FPGA仿真如何極致壓榨CPU性能

對(duì)于許多FPGA/IC工程師而言，設(shè)計(jì)實(shí)現(xiàn)游刃有余，驗(yàn)證仿真卻常成短板——傳統(tǒng)驗(yàn)證方法面臨兩難困局：學(xué)習(xí)UVM需投入大量時(shí)間成本，而純Verilog自仿...

2025-12-19 標(biāo)簽：FPGA cpu 仿真 4.9k 0

verilog中initial和always的區(qū)別

Verilog是一種硬件描述語(yǔ)言（HDL），用于設(shè)計(jì)和模擬數(shù)字電路。在Verilog中，關(guān)鍵字initial和always都是用于描述電路行為的特殊語(yǔ)句...

2024-02-22 標(biāo)簽：寄存器 Verilog 數(shù)字電路 4.9k 0

利用Verilog硬件描述語(yǔ)言實(shí)現(xiàn)DVB－H系統(tǒng)載波同步的設(shè)計(jì)方案

多數(shù)手機(jī)電視標(biāo)準(zhǔn)采用了OFDM 技術(shù)，但對(duì)于OFDM信號(hào)，載波頻偏將破壞信號(hào)子載波問(wèn)的正交性，引入載波間干擾．一個(gè)小的頻偏就可能導(dǎo)致SNR的降低，所以，...

2020-07-27 標(biāo)簽：芯片仿真 verilog 4.9k 0

FIR濾波器的MATLAB與FPGA設(shè)計(jì)

數(shù)字濾波器從實(shí)現(xiàn)結(jié)構(gòu)上劃分，有FIR和IIR兩種。FIR的特點(diǎn)是：線性相位、消耗資源多；IIR的特點(diǎn)是：非線性相位、消耗資源少。由于FIR系統(tǒng)的線性相位...

2022-04-24 標(biāo)簽：fpga 數(shù)字濾波器 Verilog 4.9k 0

Verilog時(shí)序邏輯中同步計(jì)數(shù)器的功能和應(yīng)用

沒(méi)有任何寄存器邏輯，RTL設(shè)計(jì)是不完整的。RTL是寄存器傳輸級(jí)或邏輯，用于描述依賴于當(dāng)前輸入和過(guò)去輸出的數(shù)字邏輯。

2022-03-15 標(biāo)簽：寄存器 Verilog 計(jì)數(shù)器 4.8k 0

FPGA數(shù)字圖像顯示原理與實(shí)現(xiàn)(Verilog)

視頻圖像經(jīng)過(guò)數(shù)十年的發(fā)展，已形成了一系列的規(guī)范，以VGA和HDMI為主的視頻圖像接口協(xié)議也得到定義與推廣。盡管DP、DVI、Type-C等圖像接口技術(shù)近...

2023-01-29 標(biāo)簽：fpga HDMI 接口 4.8k 0

基于FPGA實(shí)現(xiàn)NVME控制器

NVM Express ( NVMe ) 或 Non-Volatile Memory Host Controller Interface Specifi...

2023-09-19 標(biāo)簽：fpga 閃存控制器 4.8k 0

systemverilog的決策語(yǔ)句if…else語(yǔ)句介紹

決策語(yǔ)句（Decision statements）允許程序塊的執(zhí)行流程根據(jù)設(shè)計(jì)中信號(hào)的當(dāng)前值分支到特定語(yǔ)句。

2022-10-21 標(biāo)簽：Verilog 鎖存器 RTL 4.8k 0

SystemVerilog中ifndef如何避免重復(fù)編譯

`ifndef是SystemVerilog/Verilog中的一種條件編譯命令，可以認(rèn)為其是"if not defined"的縮寫(xiě)，...

2023-06-25 標(biāo)簽：Verilog System 命令 4.8k 0

verilog-2005和systemverilog-2017標(biāo)準(zhǔn)規(guī)范

作為邏輯工程師，在FPGA和數(shù)字IC開(kāi)發(fā)和設(shè)計(jì)中，一般采用verilog，VHDL或SystemVerilog等作為硬件描述語(yǔ)言進(jìn)行工程設(shè)計(jì)，將一張白板...

2023-09-04 標(biāo)簽：fpga Verilog System 4.8k 0

SystemVerilog包的簡(jiǎn)介與使用

最初的Verilog語(yǔ)言沒(méi)有一個(gè)可用于多個(gè)模塊的定義。每個(gè)模塊都必須有任務(wù)、函數(shù)、常量和其他共享定義的冗余副本。傳統(tǒng)的Verilog編碼風(fēng)格是將共享定義...

2022-06-15 標(biāo)簽：模塊 Verilog 函數(shù) 4.8k 0

如何寫(xiě)出行云流水般的高質(zhì)量代碼

針對(duì)代碼自動(dòng)生成問(wèn)題，對(duì)于頂層模塊來(lái)說(shuō)，承擔(dān)的功能是自動(dòng)地將底層數(shù)十個(gè)模塊連接起來(lái)。對(duì)于底層模塊來(lái)說(shuō)，需要根據(jù)不同的功能定制需求，來(lái)自動(dòng)化地生成所有功能...

2019-10-08 標(biāo)簽：Verilog 代碼 Verilog HDL 4.7k 0

數(shù)字設(shè)計(jì)FPGA應(yīng)用：7系列FPGA IOB

本課程以目前流行的Xilinx 7系列FPGA的開(kāi)發(fā)為主線，全面講解FPGA的原理及電路設(shè)計(jì)、Verilog HDL語(yǔ)言及VIVADO的應(yīng)用，并循序漸進(jìn)...

2019-12-02 標(biāo)簽：fpga xilinx verilog 4.7k 0

深入理解FPGA Verilog HDL語(yǔ)法(一)

今天給大俠帶來(lái)的是一周掌握FPGA Verilog HDL 語(yǔ)法，今天開(kāi)啟第一天，下面咱們廢話就不多說(shuō)了，一起來(lái)看看吧。

2022-07-18 標(biāo)簽：fpga Verilog HDL 4.7k 1

verilog中for循環(huán)是串行執(zhí)行還是并行執(zhí)行

在Verilog中，for循環(huán)是并行執(zhí)行的。Verilog是一種硬件描述語(yǔ)言，用于描述和設(shè)計(jì)數(shù)字電路和系統(tǒng)。在硬件系統(tǒng)中，各個(gè)電路模塊是同時(shí)運(yùn)行的，并且...

2024-02-22 標(biāo)簽：模塊 Verilog 數(shù)字電路 4.7k 0

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Protues

Protues

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Proteus軟件是英國(guó)Lab Center Electronics公司出版的EDA工具軟件（該軟件中國(guó)總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
靜電防護(hù)

靜電防護(hù)

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
Altium Designer

Altium Designer

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FPGA芯片

FPGA芯片

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FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
ArduBlock

ArduBlock

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ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門(mén)檻降低，即使沒(méi)有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫(xiě)程序。
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FPGA開(kāi)發(fā)板

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FPGA開(kāi)發(fā)板在基于MCU、定制ASIC和體積龐大的電線束來(lái)實(shí)現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車(chē)工業(yè)正面臨新的設(shè)計(jì)挑戰(zhàn)。過(guò)去汽車(chē)電子產(chǎn)品的開(kāi)發(fā)周期是漫長(zhǎng)的，而許多汽車(chē)制造商現(xiàn)正致力于在更短的時(shí)間內(nèi)，裝備消費(fèi)者所需的新一代汽車(chē)。
PCB封裝

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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長(zhǎng)寬，直插，貼片，焊盤(pán)的大小，管腳的長(zhǎng)寬，管腳的間距等）用圖形方式表現(xiàn)出來(lái)，以便可以在畫(huà)pcb圖時(shí)進(jìn)行調(diào)用。
QUARTUS II

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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開(kāi)發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
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PCB封裝庫(kù)

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QuickPcb

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Artix-7

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　　Artix-7 系列：相對(duì)于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場(chǎng)的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對(duì)的市場(chǎng)領(lǐng)域。
VHDL代碼

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面包板

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面包板是由于板子上有很多小插孔，專(zhuān)為電子電路的無(wú)焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
candence

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AXI

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AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對(duì)齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫(xiě)數(shù)據(jù)通道、并支持Outstanding傳輸訪問(wèn)和亂序訪問(wèn)，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
特性阻抗

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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長(zhǎng)線傳輸中的概念。特性阻抗是射頻傳輸線影響無(wú)線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
時(shí)鐘源

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時(shí)鐘源用來(lái)為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號(hào)。它通常由石英晶體振蕩器和與非門(mén)組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
AD采樣

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　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號(hào)，也可以是壓力、溫度、濕度、位移、聲音等非電信號(hào)；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號(hào)的變化量。
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Kintex-7

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　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性價(jià)比提高了一倍，功耗降低了一半。
Protel DXP

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FPGA教程

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紅外觸摸屏

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verilog

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