連接器
電子發(fā)燒友網(wǎng)連接器技術(shù)專欄，內(nèi)容有連接器、光纖連接器、工業(yè)連接器、汽車連接器、電線電纜、接插件以及連接器技術(shù)的其它應(yīng)用方案等；是電子工程師學(xué)習(xí)連接器技術(shù)的好欄目。
正點(diǎn)原子FPGA實(shí)戰(zhàn)篇：音頻環(huán)回實(shí)驗(yàn)
正點(diǎn)原子FPGA開發(fā)板配套視頻...
時(shí)序約束步驟：系統(tǒng)同步與源同步
針對(duì)普通時(shí)鐘系統(tǒng)存在著限制時(shí)鐘頻率的弊端，人們?cè)O(shè)計(jì)了一種新的時(shí)序系統(tǒng)，稱之為源同步時(shí)序系統(tǒng)。它最大的優(yōu)點(diǎn)就是大大提升了總線的速度，在理論上信號(hào)的傳送可以不受傳輸延遲的影響...
FPGA Verilog實(shí)現(xiàn)4位數(shù)碼管動(dòng)態(tài)顯示
Verilog HDL是一種硬件描述語言，以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。...
FPGA的組成結(jié)構(gòu)和優(yōu)缺點(diǎn)講解
這期視頻Dave Jones講解了FPGA的大致組成結(jié)構(gòu)，列舉了它的優(yōu)點(diǎn)和缺點(diǎn)，最后給初學(xué)者提了一些簡(jiǎn)單的建議。...
2019-08-29 標(biāo)簽：FPGA電子設(shè)計(jì) 4259
FPGA簡(jiǎn)單入門和邏輯塊與相對(duì)于處理器的并行操作
4分鐘的FPGA簡(jiǎn)單入門介紹，主要介紹了邏輯塊、相對(duì)于處理器的并行操作。搬運(yùn)于YouTube，字幕自制。...
時(shí)序約束步驟：生成時(shí)鐘約束
差分時(shí)鐘是將數(shù)據(jù)從源傳送到目的地有兩種常用的電氣方法。一種方法使用“單端”發(fā)信號(hào)概念，它在發(fā)射機(jī)和接收機(jī)之間使用兩個(gè)導(dǎo)體。...
2019-12-20 標(biāo)簽：數(shù)據(jù)時(shí)鐘時(shí)序 2753
基于FPGA的軟核處理器設(shè)計(jì)實(shí)現(xiàn)
本課程從數(shù)字IC設(shè)計(jì)工程師應(yīng)具備的基本技能講起。首先介紹數(shù)字芯片設(shè)計(jì)流程，主流EDA工具的使用，包括Design Compiler、Prime Time、Formality、VCS+verdi等。并介紹Verilog基本語法，使用verilog編寫簡(jiǎn)單...
基于STEP-MXO2-C核心板設(shè)計(jì)機(jī)器人競(jìng)賽通用軟硬件平臺(tái)
本設(shè)計(jì)采用STEP-MXO2-C核心板為控制板，設(shè)計(jì)了一款適用于各類機(jī)器人比賽的通用軟硬件平臺(tái)，30路的舵機(jī)脈沖輸出，可用于雙足機(jī)器人的舵機(jī)控制板；10路以上的電機(jī)脈沖輸出，可用于智能車和四...
FPGA產(chǎn)生任意頻率正弦波,AM、FM、ASK、PSK
正弦信號(hào)發(fā)生器（Sinusoidal signal generator）是在電子電路設(shè)計(jì)、自動(dòng)控制系統(tǒng)和儀表測(cè)量校正調(diào)試中應(yīng)用很多的一種信號(hào)發(fā)生裝置和信號(hào)源，屬于數(shù)字信號(hào)發(fā)生器。而正弦信號(hào)是一種頻率成分最為...
2019-12-27 標(biāo)簽：控制系統(tǒng)信號(hào)源信號(hào)發(fā)生器 5299
時(shí)序約束的步驟分析
FPGA中的時(shí)序問題是一個(gè)比較重要的問題，時(shí)序違例，尤其喜歡在資源利用率較高、時(shí)鐘頻率較高或者是位寬較寬的情況下出現(xiàn)。建立時(shí)間和保持時(shí)間是FPGA時(shí)序約束中兩個(gè)最基本的概念，同樣在...
利用VHDL語言的FPGA試驗(yàn)箱設(shè)計(jì)洗衣機(jī)模擬程序
本設(shè)計(jì)利用vhdl硬件描述語言在FPGA試驗(yàn)箱設(shè)計(jì)洗衣機(jī)模擬程序?！衾?個(gè)LED表示待機(jī)、正轉(zhuǎn)、反轉(zhuǎn)三種工作狀態(tài)?！糇孕性O(shè)定洗衣機(jī)循環(huán)次數(shù)(最大為16次)?！艟哂芯o急情況處理功能,發(fā)生緊急情...
如何在MATLAB中開發(fā)基于像素的視頻和圖像處理算法
此講座將結(jié)合新產(chǎn)品的特性，重點(diǎn)介紹如何在MATLAB?中開發(fā)基于像素流的視頻和圖像處理的算法，并通過HDL代碼產(chǎn)生的技術(shù)快速在FPGA上實(shí)現(xiàn)。你將了解到：如何在MATLAB中開發(fā)基于像素的視頻和圖...
時(shí)序約束的四大步驟的具體介紹
FPGA中的時(shí)序問題是一個(gè)比較重要的問題，時(shí)序違例，尤其喜歡在資源利用率較高、時(shí)鐘頻率較高或者是位寬較寬的情況下出現(xiàn)。建立時(shí)間和保持時(shí)間是FPGA時(shí)序約束中兩個(gè)最基本的概念，同樣在...
至簡(jiǎn)設(shè)計(jì)法：運(yùn)算符（2）
使用至簡(jiǎn)設(shè)計(jì)法，即可省略掉常規(guī)設(shè)計(jì)中的繁復(fù)思考過程。比如計(jì)數(shù)器的設(shè)計(jì)，只需要填入設(shè)置條件“什么情況下加一”和“數(shù)多少下”。...
2019-11-27 標(biāo)簽：計(jì)數(shù)器運(yùn)算符 1564
如何采用FPGA技術(shù)實(shí)現(xiàn)深度卷積網(wǎng)絡(luò)（2）
卷積神經(jīng)網(wǎng)絡(luò)是一類包含卷積計(jì)算且具有深度結(jié)構(gòu)的前饋神經(jīng)網(wǎng)絡(luò)，是深度學(xué)習(xí)的代表算法之一 。卷積神經(jīng)網(wǎng)絡(luò)具有表征學(xué)習(xí)能力，能夠按其階層結(jié)構(gòu)對(duì)輸入信息進(jìn)行平移不變分類，因此也被...
2019-11-25 標(biāo)簽：FPGA神經(jīng)網(wǎng)絡(luò)計(jì)算 2686
至簡(jiǎn)設(shè)計(jì)法：運(yùn)算符（3）
明德?lián)P至簡(jiǎn)設(shè)計(jì)法，提取大量的實(shí)際項(xiàng)目，采用科學(xué)的手段統(tǒng)計(jì)分析，找出其內(nèi)在通用性部分，并建立相關(guān)的體系，實(shí)現(xiàn)了“填空式”設(shè)計(jì)！首先，把復(fù)雜的代碼劃分成幾種類型的模塊，然后以...
2019-11-27 標(biāo)簽：設(shè)計(jì)代碼運(yùn)算符 1642
FPGA之為什么要進(jìn)行流水線的設(shè)計(jì)
流水線又稱為裝配線,一種工業(yè)上的生產(chǎn)方式，指每一個(gè)生產(chǎn)單位只專注處理某一個(gè)片段的工作。以提高工作效率及產(chǎn)量；按照流水線的輸送方式大體可以分為：皮帶流水裝配線、板鏈線、倍速...
FPGA時(shí)序：用quartus分析時(shí)序
Altera Quartus II 作為一種可編程邏輯的設(shè)計(jì)環(huán)境, 由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎。當(dāng)前官方提供下載的最新版本是v17.0。...
改變流水線練習(xí)1的電路結(jié)構(gòu)
流水線在工業(yè)生產(chǎn)中扮演著重要的角色，優(yōu)化流水線直接關(guān)系著產(chǎn)品的質(zhì)量和生產(chǎn)的效率，因此成為企業(yè)不得不關(guān)注的話題。...
FPGA之流水線練習(xí)（3）：設(shè)計(jì)思路
流水線的平面設(shè)計(jì)應(yīng)當(dāng)保證零件的運(yùn)輸路線最短，生產(chǎn)工人操作方便，輔助服務(wù)部門工作便利，最有效地利用生產(chǎn)面積，并考慮流水線安裝之間的相互銜接。為滿足這些要求，在流水線平面布置...
如何實(shí)現(xiàn)一個(gè)四輸入乘法器的設(shè)計(jì)
乘法器（multiplier）是一種完成兩個(gè)互不相關(guān)的模擬信號(hào)相乘作用的電子器件。它可以將兩個(gè)二進(jìn)制數(shù)相乘，它是由更基本的加法器組成的。乘法器可以通過使用一系列計(jì)算機(jī)算數(shù)技術(shù)來實(shí)現(xiàn)。...
2019-11-28 標(biāo)簽：二進(jìn)制計(jì)算機(jī)乘法器 4224
基于ZYNQ FPGA與PC的IP設(shè)計(jì)與驗(yàn)證方案（3）
Zynq-7000系列的可編程邏輯完全基于賽靈思最新7系列FPGA架構(gòu)來設(shè)計(jì)，可確保28nm系列器件的IP核、工具和性能100%兼容。...
程序設(shè)計(jì)：設(shè)計(jì)不同的語法
C語言是僅產(chǎn)生少量的機(jī)器語言以及不需要任何運(yùn)行環(huán)境支持便能運(yùn)行的高效率程序設(shè)計(jì)語言。盡管C語言提供了許多低級(jí)處理的功能，但仍然保持著跨平臺(tái)的特性，以一個(gè)標(biāo)準(zhǔn)規(guī)格寫出的C語言程...
2019-12-27 標(biāo)簽：設(shè)計(jì)C語言程序 2035
調(diào)用timequest工具對(duì)工程時(shí)序進(jìn)行分析
TimeQuest Timing Analyzer是一個(gè)功能強(qiáng)大的，ASIC-style的時(shí)序分析工具。采用工業(yè)標(biāo)準(zhǔn)--SDC(synopsys design contraints)--的約束、分析和報(bào)告方法來驗(yàn)證你的設(shè)計(jì)是否滿足時(shí)序設(shè)計(jì)的要求。...
至簡(jiǎn)設(shè)計(jì)法：程序設(shè)計(jì)（2）
由潘文明先生開創(chuàng)的IC/FPGA至簡(jiǎn)設(shè)計(jì)法，具備劃時(shí)代的意義。這種設(shè)計(jì)方法不僅將IC/FPGA學(xué)習(xí)難度降到了最低，同時(shí)將設(shè)計(jì)過程變得簡(jiǎn)單，并規(guī)范了代碼避免了混亂，將出錯(cuò)幾率降到最低。...
基于ZYNQ FPGA與PC的IP設(shè)計(jì)與驗(yàn)證方案（4）
Zynq-7000嵌入式處理平臺(tái)系列的每款產(chǎn)品均采用帶有NEON及雙精度浮點(diǎn)引擎的雙核ARMCortex-A9MPCore處理系統(tǒng)，該系統(tǒng)通過硬連線完成了包括L1，L2緩存、存儲(chǔ)器控制器以及常用外設(shè)在內(nèi)的全面集成。...
FIFO的電路設(shè)計(jì)與仿真驗(yàn)證
在計(jì)算機(jī)中，先入先出隊(duì)列是一種傳統(tǒng)的按序執(zhí)行方法，先進(jìn)入的指令先完成并引退，跟著才執(zhí)行第二條指令（指令就是計(jì)算機(jī)在響應(yīng)用戶操作的程序代碼，對(duì)用戶而言是透明的）。...
2019-11-28 標(biāo)簽：計(jì)算機(jī)仿真fifo 2192
FPGA之流水線練習(xí)4：實(shí)現(xiàn)4輸入的乘法運(yùn)算
流水線是人和機(jī)器的有效組合，最充分體現(xiàn)設(shè)備的靈活性，它將輸送系統(tǒng)、隨行夾具和在線專機(jī)、檢測(cè)設(shè)備有機(jī)的組合，以滿足多品種產(chǎn)品的輸送要求。輸送線的傳輸方式有同步傳輸?shù)?（強(qiáng)制...
實(shí)現(xiàn)包文對(duì)比模塊的設(shè)計(jì)練習(xí)
FIFO是隊(duì)列機(jī)制中最簡(jiǎn)單的，每個(gè)接口上都存在FIFO隊(duì)列，表面上看FIFO隊(duì)列并沒有提供什么QoS（Quality of Service，服務(wù)質(zhì)量）保證，甚至很多人認(rèn)為FIFO嚴(yán)格意義上不算做一種隊(duì)列技術(shù)，實(shí)則不然，...
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