正弦信號發(fā)生器（Sinusoidal signal generator）是在電子電路設(shè)計、自動控制系統(tǒng)和儀表測量校正調(diào)試中應(yīng)用很多的一種信號發(fā)生裝置和信號源，屬于數(shù)字信號發(fā)生器。而正弦信號是一種頻率成分最為...

FPGA中的時序問題是一個比較重要的問題，時序違例，尤其喜歡在資源利用率較高、時鐘頻率較高或者是位寬較寬的情況下出現(xiàn)。建立時間和保持時間是FPGA時序約束中兩個最基本的概念，同樣在...

本設(shè)計利用vhdl硬件描述語言在FPGA試驗箱設(shè)計洗衣機模擬程序?！衾?個LED表示待機、正轉(zhuǎn)、反轉(zhuǎn)三種工作狀態(tài)。◆自行設(shè)定洗衣機循環(huán)次數(shù)(最大為16次)?！艟哂芯o急情況處理功能,發(fā)生緊急情...

此講座將結(jié)合新產(chǎn)品的特性，重點介紹如何在MATLAB?中開發(fā)基于像素流的視頻和圖像處理的算法，并通過HDL代碼產(chǎn)生的技術(shù)快速在FPGA上實現(xiàn)。你將了解到：如何在MATLAB中開發(fā)基于像素的視頻和圖...

FPGA中的時序問題是一個比較重要的問題，時序違例，尤其喜歡在資源利用率較高、時鐘頻率較高或者是位寬較寬的情況下出現(xiàn)。建立時間和保持時間是FPGA時序約束中兩個最基本的概念，同樣在...

使用至簡設(shè)計法，即可省略掉常規(guī)設(shè)計中的繁復(fù)思考過程。比如計數(shù)器的設(shè)計，只需要填入設(shè)置條件“什么情況下加一”和“數(shù)多少下”。...

正點原子FPGA開發(fā)板配套視頻...

卷積神經(jīng)網(wǎng)絡(luò)是一類包含卷積計算且具有深度結(jié)構(gòu)的前饋神經(jīng)網(wǎng)絡(luò)，是深度學(xué)習(xí)的代表算法之一 。卷積神經(jīng)網(wǎng)絡(luò)具有表征學(xué)習(xí)能力，能夠按其階層結(jié)構(gòu)對輸入信息進行平移不變分類，因此也被...

明德?lián)P至簡設(shè)計法，提取大量的實際項目，采用科學(xué)的手段統(tǒng)計分析，找出其內(nèi)在通用性部分，并建立相關(guān)的體系，實現(xiàn)了“填空式”設(shè)計！首先，把復(fù)雜的代碼劃分成幾種類型的模塊，然后以...

流水線又稱為裝配線,一種工業(yè)上的生產(chǎn)方式，指每一個生產(chǎn)單位只專注處理某一個片段的工作。以提高工作效率及產(chǎn)量；按照流水線的輸送方式大體可以分為：皮帶流水裝配線、板鏈線、倍速...

Altera Quartus II 作為一種可編程邏輯的設(shè)計環(huán)境, 由于其強大的設(shè)計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計者的歡迎。當(dāng)前官方提供下載的最新版本是v17.0。...

流水線在工業(yè)生產(chǎn)中扮演著重要的角色，優(yōu)化流水線直接關(guān)系著產(chǎn)品的質(zhì)量和生產(chǎn)的效率，因此成為企業(yè)不得不關(guān)注的話題。...

流水線的平面設(shè)計應(yīng)當(dāng)保證零件的運輸路線最短，生產(chǎn)工人操作方便，輔助服務(wù)部門工作便利，最有效地利用生產(chǎn)面積，并考慮流水線安裝之間的相互銜接。為滿足這些要求，在流水線平面布置...

乘法器（multiplier）是一種完成兩個互不相關(guān)的模擬信號相乘作用的電子器件。它可以將兩個二進制數(shù)相乘，它是由更基本的加法器組成的。乘法器可以通過使用一系列計算機算數(shù)技術(shù)來實現(xiàn)。...

Zynq-7000系列的可編程邏輯完全基于賽靈思最新7系列FPGA架構(gòu)來設(shè)計，可確保28nm系列器件的IP核、工具和性能100%兼容。...

C語言是僅產(chǎn)生少量的機器語言以及不需要任何運行環(huán)境支持便能運行的高效率程序設(shè)計語言。盡管C語言提供了許多低級處理的功能，但仍然保持著跨平臺的特性，以一個標(biāo)準(zhǔn)規(guī)格寫出的C語言程...

TimeQuest Timing Analyzer是一個功能強大的，ASIC-style的時序分析工具。采用工業(yè)標(biāo)準(zhǔn)--SDC(synopsys design contraints)--的約束、分析和報告方法來驗證你的設(shè)計是否滿足時序設(shè)計的要求。...

由潘文明先生開創(chuàng)的IC/FPGA至簡設(shè)計法，具備劃時代的意義。這種設(shè)計方法不僅將IC/FPGA學(xué)習(xí)難度降到了最低，同時將設(shè)計過程變得簡單，并規(guī)范了代碼避免了混亂，將出錯幾率降到最低。...

Zynq-7000嵌入式處理平臺系列的每款產(chǎn)品均采用帶有NEON及雙精度浮點引擎的雙核ARMCortex-A9MPCore處理系統(tǒng)，該系統(tǒng)通過硬連線完成了包括L1，L2緩存、存儲器控制器以及常用外設(shè)在內(nèi)的全面集成。...

在計算機中，先入先出隊列是一種傳統(tǒng)的按序執(zhí)行方法，先進入的指令先完成并引退，跟著才執(zhí)行第二條指令（指令就是計算機在響應(yīng)用戶操作的程序代碼，對用戶而言是透明的）。...