流水線是人和機(jī)器的有效組合，最充分體現(xiàn)設(shè)備的靈活性，它將輸送系統(tǒng)、隨行夾具和在線專機(jī)、檢測設(shè)備有機(jī)的組合，以滿足多品種產(chǎn)品的輸送要求。輸送線的傳輸方式有同步傳輸?shù)?（強(qiáng)制...

FIFO是隊(duì)列機(jī)制中最簡單的，每個接口上都存在FIFO隊(duì)列，表面上看FIFO隊(duì)列并沒有提供什么QoS（Quality of Service，服務(wù)質(zhì)量）保證，甚至很多人認(rèn)為FIFO嚴(yán)格意義上不算做一種隊(duì)列技術(shù)，實(shí)則不然，...

流水線工作方式可節(jié)約工廠生產(chǎn)成本，可一定程度上節(jié)約生產(chǎn)工人數(shù)量，實(shí)現(xiàn)一定程度的自動化生產(chǎn)，前期投入不大，回報 率高。...

FPGA 的基本結(jié)構(gòu)包括可編程輸入輸出單元，可配置邏輯塊，數(shù)字時鐘管理模塊，嵌入式塊RAM，布線資源，內(nèi)嵌專用硬核，底層內(nèi)嵌功能單元。由于FPGA具有布線資源豐富，可重復(fù)編程和集成度高，...

FIFO隊(duì)列不對報文進(jìn)行分類，當(dāng)報文進(jìn)入接口的速度大于接口能發(fā)送的速度時，F(xiàn)IFO按報文到達(dá)接口的先后順序讓報文進(jìn)入隊(duì)列，同時，F(xiàn)IFO在隊(duì)列的出口讓報文按進(jìn)隊(duì)的順序出隊(duì)，先進(jìn)的報文將先...

流水線安裝時工作地的排列要符合工藝路線，當(dāng)工序具有兩個以上工作地時，要考慮同一工序工作地的排列方法。一般當(dāng)有兩個或兩個以上偶數(shù)個同類工作地時，要考慮采用雙列布置，將它們分...

流水線的工作方式就象工業(yè)生產(chǎn)上的裝配流水線。在CPU中由5—6個不同功能的電路單元組成一條指令處理流水線，然后將一條X86指令分成5—6步后再由這些電路單元分別執(zhí)行，這樣就能實(shí)現(xiàn)在一...

異步時序電路是指電路中除以使用帶時鐘的觸發(fā)器外,還可以使用不帶時鐘的觸發(fā)器和延遲元件作為存儲元件;電路中沒有統(tǒng)一的時鐘;電路狀態(tài)的改變由外部輸入的變化直接引起。...

根據(jù)FIFO工作的時鐘域，可以將FIFO分為同步FIFO和異步FIFO。同步FIFO是指讀時鐘和寫時鐘為同一個時鐘。在時鐘沿來臨時同時發(fā)生讀寫操作。異步FIFO是指讀寫時鐘不一致，讀寫時鐘是互相獨(dú)立的。...

三態(tài)電路可提供三種不同的輸出值：邏輯“0”，邏輯“1”和高阻態(tài)。高阻態(tài)主要用來將邏輯門同系統(tǒng)的其他部分加以隔離。例如雙向I/O電路和共用總線結(jié)構(gòu)中廣泛應(yīng)用三態(tài)特性。...

FIFO隊(duì)列具有處理簡單，開銷小的優(yōu)點(diǎn)。但FIFO不區(qū)分報文類型，采用盡力而為的轉(zhuǎn)發(fā)模式，使對時間敏感的實(shí)時應(yīng)用（如VoIP）的延遲得不到保證，關(guān)鍵業(yè)務(wù)的帶寬也不能得到保證。...

FIFO隊(duì)列具有處理簡單，開銷小的優(yōu)點(diǎn)。但FIFO不區(qū)分報文類型，采用盡力而為的轉(zhuǎn)發(fā)模式，使對時間敏感的實(shí)時應(yīng)用（如VoIP）的延遲得不到保證，關(guān)鍵業(yè)務(wù)的帶寬也不能得到保證。...

ModelSim是業(yè)界最優(yōu)秀的HDL語言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內(nèi)核支持VHDL和Verilog混合仿真的仿真器。它采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk技術(shù)、和單一內(nèi)核仿真技術(shù)，編譯...

異步雙方不需要共同的時鐘，也就是接收方不知道發(fā)送方什么時候發(fā)送，所以在發(fā)送的信息中就要有提示接收方開始接收的信息，如開始位，同時在結(jié)束時有停止位。...

從芯片器件的角度講，F(xiàn)PGA 本身構(gòu)成 了半定制電路中的典型集成電路，其中含有數(shù)字管理模塊、內(nèi)嵌式單元、輸出單元以及輸入單元等。...

正點(diǎn)原子FPGA開發(fā)板配套視頻...

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