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FPGA/ASIC技術(shù)
電子發(fā)燒友本欄目為FPGA/ASIC技術(shù)專欄，內(nèi)容有fpga培圳資料、FPGA開(kāi)發(fā)板、FPGA CPLD知識(shí)以及FPGA/ASIC技術(shù)的其它應(yīng)用等；是您學(xué)習(xí)FPGA/ASIC技術(shù)的好欄目。
PowerPC平臺(tái)Linux的移植（二）
處理并編譯內(nèi)核源代碼Linux內(nèi)核的配置系統(tǒng)由三個(gè)部分組成，分別是：1. Makefile：分布在 Linux 內(nèi)核源代碼中的 Makefile，定義 Linux 內(nèi)核的編譯規(guī)則...
PowerPC平臺(tái)Linux的移植（一）
PowerPC是早期Motorola和IBM聯(lián)合為Apple的MAC機(jī)開(kāi)發(fā)的CPU芯片,商標(biāo)權(quán)同時(shí)屬于IBM和Motorola,并成為他們的主導(dǎo)成品.IBM主要的PowerPC產(chǎn)品有PowerPC604s(深藍(lán)內(nèi)部的CPU), PowerPC750,PowerPCG3(1.1GHz).Motorola主要有MC和...
用FPGA實(shí)現(xiàn)MAC核所要完成的功能
MAC發(fā)送模塊可將上層協(xié)議提供的數(shù)據(jù)封裝之后通過(guò)MII接口發(fā)送給PHY。...
Nexys3學(xué)習(xí)手記8：FT232之高速UART
繼續(xù)上一節(jié)的工程，這里要接著在XPS上擴(kuò)展一個(gè)UART外設(shè)，配合板載的USB2UART芯片F(xiàn)T232R做個(gè)高速串口傳輸測(cè)試。 ...
Nexys3學(xué)習(xí)手記7：MicroBlaze小試牛刀
有了前面兩個(gè)實(shí)例的鋪墊，下面這個(gè)工程就要帶大家嘗試搭建一個(gè)基于MicroBlaze的應(yīng)用。...
2017-02-11 標(biāo)簽：MicroBlazeNexys3 2625
FPGA verilog實(shí)現(xiàn)的1602時(shí)鐘計(jì)數(shù)器
網(wǎng)上很少用人公開(kāi)這一類代碼，一搜FPGA 1602，都是寫(xiě)一個(gè)靜態(tài)的顯示，在實(shí)際應(yīng)用中，是沒(méi)有用的，因此這個(gè)簡(jiǎn)單的例子，給大家拋磚引玉了！...
2017-02-11 標(biāo)簽：FPGA1602時(shí)鐘計(jì)數(shù)器 2152
如何使用PlanAhead/Adept加速管腳排布
在排布FPGA管腳生成ucf文件的過(guò)程中，當(dāng)FPGA管腳較多的時(shí)候，手工排布管腳不僅效率低，而且很容易出錯(cuò)。借助PlanAhead和Adept等工具，可以很方便快速的實(shí)現(xiàn)管腳排布。...
QII中的幾個(gè)Warning的解決方法
前幾天看網(wǎng)上一個(gè)人說(shuō)在仿經(jīng)典基礎(chǔ)程序按鍵消抖實(shí)驗(yàn)的時(shí)候0 error、0 warning，正好我也在仿這個(gè)實(shí)驗(yàn)，就想說(shuō)看看我能不能也出現(xiàn)這樣爽的結(jié)果，沒(méi)想到最后出了6個(gè)warning，于是施展搜索大法，...
verilog語(yǔ)言實(shí)現(xiàn)任意分頻
原文出自：分頻器是指使輸出信號(hào)頻率為輸入信號(hào)頻率整數(shù)分之一的電子電路。在許多電子設(shè)備中如電子鐘、頻率合成器等，需要各種不同頻率的信號(hào)協(xié)同工作，常用的方法是以穩(wěn)定度高的晶體...
組合邏輯設(shè)計(jì)中的毛刺現(xiàn)象
和所有的數(shù)字電路一樣，毛刺也是FPGA電路中的棘手問(wèn)題，它的出現(xiàn)會(huì)影響電路工作的穩(wěn)定性，可靠性，嚴(yán)重時(shí)會(huì)導(dǎo)致整個(gè)數(shù)字系統(tǒng)的誤動(dòng)作和邏輯紊亂。...
Linux2.4.26內(nèi)核在Virtex II Pro開(kāi)發(fā)板上的移植
下載Crosstoolcrosstool-在網(wǎng)上可以很容易找到，#tar zxvf crosstool-0.43.tar.gz#cd crosstool-0.43#vim demo-powerpc-405.sh 修改腳本TARBALLS_DIR=/home/yaoq/crosstool-0.43...
2017-02-11 標(biāo)簽：Linux開(kāi)發(fā)板 899
FPGA管腳分配時(shí)需注意的一些事項(xiàng)
設(shè)計(jì)過(guò)FPGA的原理圖，看FPGA的手冊(cè)，說(shuō)管腳的分配問(wèn)題，如時(shí)鐘管腳要用GC類管腳，而且單端時(shí)鐘輸入時(shí)要用P類型的管腳，不能用N類型管腳等等。...
2017-02-11 標(biāo)簽：FPGA 12727
學(xué)習(xí)FPGA需要注意的幾個(gè)重要問(wèn)題
如何學(xué)好FPGA呢，很多人很困惑，多數(shù)停留在基礎(chǔ)位置徘徊，我就這方面問(wèn)題給大家談幾點(diǎn)自己的看法。...
使用Signal Tap II采集到的數(shù)據(jù)進(jìn)行Matlab仿真
在使用FPGA進(jìn)行無(wú)線通信或者進(jìn)行信號(hào)處理時(shí)，一般按照這樣的步驟進(jìn)行...
2017-02-11 標(biāo)簽：FPGAMATLAB仿真Signal Tap II 3976
深入分析verilog阻塞和非阻塞賦值
學(xué)verilog 一個(gè)月了，在開(kāi)發(fā)板上面寫(xiě)了很多代碼，但是始終對(duì)一些問(wèn)題理解的不夠透徹，這里我們來(lái)寫(xiě)幾個(gè)例子仿真出阻塞和非阻塞的區(qū)別...
FPGA設(shè)計(jì)全流程：ModelsimSynplify.ProISE
介紹如何編譯HDL必須的Xilinx庫(kù)和結(jié)構(gòu)仿真。創(chuàng)建將被編譯庫(kù)的目錄在編譯庫(kù)之前，最好先建立一個(gè)目錄（事實(shí)上必須建立一個(gè)目錄），步驟如下...
2017-02-11 標(biāo)簽：FPGAFPGA設(shè)計(jì)Xilinx 1612
基于Xilinx FPGA的通用信號(hào)采集器
上一篇寫(xiě)了基于Xilinx FPGA的通用信號(hào)發(fā)生器的案例，反響比較好，很多朋友和我探討相關(guān)的技術(shù)，其中就涉及到信號(hào)的采集，為了使該文更有血有肉，我在寫(xiě)一篇基于Xilinx FPGA的通用信號(hào)采集器...
基于System Generator的FPGA開(kāi)發(fā)總結(jié)
前一陣一直在忙，所以沒(méi)有來(lái)得及寫(xiě)博文。弄完雜七雜八的事情，又繼續(xù)FPGA的研究。使用Verilog HDL語(yǔ)言和原理圖輸入來(lái)完成FPGA設(shè)計(jì)的方法都試驗(yàn)過(guò)了，更高級(jí)的還有基于System Generator和基于EDK...
8位無(wú)符號(hào)數(shù)乘法運(yùn)算HDL設(shè)計(jì)實(shí)例
加減乘除是運(yùn)算的基礎(chǔ)，也是我們?cè)谛W(xué)課堂里的重點(diǎn)必修課。乘除運(yùn)算雖然對(duì)于我們今天來(lái)說(shuō)還是小菜一碟，讓計(jì)算機(jī)做起來(lái)也是九牛一毛不足掛齒，但是要真探究一下計(jì)算機(jī)是如何完乘除運(yùn)...
2017-02-11 標(biāo)簽：HDL 9577
cordic算法verilog實(shí)現(xiàn)（復(fù)雜版）
module cordic (clk,rst_n,ena,phase_in,sin_out,cos_out,eps); parameter DATA_WIDTH=8; parameter PIPELINE=8; ...
cordic算法verilog實(shí)現(xiàn)（簡(jiǎn)單版）
cordic算法verilog實(shí)現(xiàn)（簡(jiǎn)單版）(轉(zhuǎn)載）module cordic(clk, phi, cos, sin); parameter W = 13, W_Z = 14; input clk; input [W_Z-1:0] phi; output[W-1:0] ...
7 FPGA SATA3.0 6Gbps Host IP通過(guò)UNH
IntelliProp的SATA 6Gb/s Host IP核剛剛在新罕布什爾大學(xué)互通測(cè)試實(shí)驗(yàn)室(UNH-IOL)通過(guò)認(rèn)證測(cè)試。...
借助Intel i7 處理器和 Xilinx FPGA實(shí)現(xiàn)的開(kāi)放式毫米波測(cè)試平臺(tái)
美國(guó)國(guó)家儀器公司（NI）和德國(guó)德累斯頓工業(yè)大學(xué)開(kāi)展合作，通過(guò)世界上第一臺(tái)開(kāi)放式毫米波測(cè)試平臺(tái)來(lái)拓展德累斯頓5G實(shí)驗(yàn)室（D5GL），該測(cè)試平臺(tái)能實(shí)時(shí)處理超過(guò)2GHz的RF（射頻）信號(hào)，可以作...
ZedBoard學(xué)習(xí)手記（四）為使用Linux系統(tǒng)做準(zhǔn)備
裸機(jī)控制外設(shè)是非常簡(jiǎn)單的，與普通的單片機(jī)并無(wú)二異，但僅僅有裸奔代碼還遠(yuǎn)遠(yuǎn)無(wú)法發(fā)揮Cortex-A9硬核的作用，畢竟Zynq芯片集成了一顆最高能跑到1GHz的雙核CPU（ZedBoard上的XC7Z020只能到800MHz）。...
ZedBoard學(xué)習(xí)手記（三）為自定義外設(shè)編寫(xiě)裸奔控制軟件
由于Xilinx已經(jīng)為我們做了大部分的鋪墊工作，因此裸奔控制外設(shè)這一步就顯得十分簡(jiǎn)單了，如果不用Linux和圖形界面顯示，大概我的作品早早的就完成了吧。...
ZedBoard學(xué)習(xí)手記（二） 開(kāi)發(fā)自定義AXI總線外設(shè)IP核
想要發(fā)揮ZYNQ芯片的特長(zhǎng)，讓整個(gè)系統(tǒng)協(xié)同工作起來(lái)，就需要將PS與PL兩部分結(jié)合在一起，在Cortex-A9核和FPGA邏輯資源之間建立通信的通道，這條通道就是AXI總線。...
Xilinx DDR3控制器接口帶寬利用率測(cè)試（四
描述：在此項(xiàng)測(cè)試中，發(fā)起四次讀寫(xiě)訪問(wèn)，其中讀寫(xiě)操作分別間隔開(kāi)，四次讀寫(xiě)操作訪問(wèn)的地址都是同一個(gè)，由此觀察讀寫(xiě)切換引入的帶寬開(kāi)銷。...
Xilinx DDR3控制器接口帶寬利用率測(cè)試（三）
描述：在此項(xiàng)測(cè)試中，每個(gè)Bank只訪問(wèn)一次，接著依次訪問(wèn)其它Bank。DDR3有限制在一定時(shí)間內(nèi)可以輸入的Bank打開(kāi)指令個(gè)數(shù)，即在一定時(shí)間內(nèi)只允許輸入最多4個(gè)Bank打開(kāi)命令。...
Xilinx DDR3控制器接口帶寬利用率測(cè)試(二）
描述：?jiǎn)蜝ank內(nèi)行切換時(shí)，每次打開(kāi)一個(gè)Row，進(jìn)行一次寫(xiě)操作以后，必須重新打開(kāi)另外一個(gè)Row，才能進(jìn)行該Row的寫(xiě)操作。兩個(gè)Row打開(kāi)操作有時(shí)間間隙要求，打開(kāi)Row到寫(xiě)操作也有時(shí)間間隙要求。...
ZedBoard學(xué)習(xí)手記（十） 圖形界面控制ZedBoard硬件
今天所討論的內(nèi)容就是通過(guò)QT開(kāi)發(fā)的GUI軟件來(lái)控制ZedBoard板上的硬件外設(shè)，完整的信號(hào)鏈如下：QT GUI → Linux Driver → AXI Bus → My_GPIO Peripheral → LED & Switch首先在QT Creator中建立一個(gè)QT GUI工程，命名...
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