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FPGA/ASIC技術(shù)
電子發(fā)燒友本欄目為FPGA/ASIC技術(shù)專欄，內(nèi)容有fpga培圳資料、FPGA開(kāi)發(fā)板、FPGA CPLD知識(shí)以及FPGA/ASIC技術(shù)的其它應(yīng)用等；是您學(xué)習(xí)FPGA/ASIC技術(shù)的好欄目。
Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)（基礎(chǔ)篇）連載11：Spartan
Spartan-6 CMT是一個(gè)靈活、高性能的時(shí)鐘管理模塊。它位于芯片中央、垂直的全局時(shí)鐘網(wǎng)絡(luò)旁。如圖2-17所示，它包含一個(gè)PLL和兩個(gè)DCM。...
Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)（基礎(chǔ)篇）連載10：Spartan
Spartan-6的時(shí)鐘布線網(wǎng)絡(luò)包括由BUFGMUX驅(qū)動(dòng)的全局時(shí)鐘網(wǎng)絡(luò)和由I/O時(shí)鐘緩沖器（BUFIO2）、PLL時(shí)鐘緩沖器（BUFPLL）驅(qū)動(dòng)的I/O區(qū)域時(shí)鐘網(wǎng)絡(luò)。...
Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)（基礎(chǔ)篇）連載9：Spartan
除了全局時(shí)鐘緩沖器外，Spartan-6還包含驅(qū)動(dòng)高速I/O時(shí)鐘區(qū)域的時(shí)鐘緩沖器。...
7 50T 入門級(jí)FPGA評(píng)估套件上手評(píng)測(cè)
FPGA即現(xiàn)場(chǎng)可編程門陣列，屬于可編程邏輯器件的一種。隨著工藝的進(jìn)步和EDA設(shè)計(jì)工具的不斷發(fā)展，F(xiàn)PGA的門檻（學(xué)習(xí)成本和價(jià)格成本）也越來(lái)越低，目前已經(jīng)成為實(shí)現(xiàn)數(shù)字系統(tǒng)的主流平臺(tái)之一。...
這個(gè)工具把FPGA從硬件工程師手中解放出來(lái)
多年以來(lái)，多少?gòu)S商前赴后繼，試圖讓FPGA開(kāi)發(fā)更簡(jiǎn)單，但是他們都成了FPGA歷史長(zhǎng)河中的一抹紅暈。...
帶反激直流電源的雙通道模擬輸入/模擬輸出
高級(jí)制造、定制生產(chǎn)和成本壓力持續(xù)推動(dòng)工廠向更高速性能和更高靈活性方向發(fā)展。為滿足“不妥協(xié)”工廠環(huán)境的要求，MAXREFDES32#子系統(tǒng)參考設(shè)計(jì)提供兩路高速、高精度、400ksps、16位模擬輸入通...
2017-02-11 標(biāo)簽：直流電源 1496
實(shí)例講解系統(tǒng)散熱解決方案
在系統(tǒng)設(shè)計(jì)的初期我們不僅要考慮要實(shí)現(xiàn)的功能，性能，可操作性等方面，還有一方面便是實(shí)地的使用環(huán)境，如高溫，高濕等惡劣的條件給系統(tǒng)設(shè)計(jì)提出了新的要求...
FPGA和單片機(jī)有什么區(qū)別呢？
到底FPGA和單片機(jī)有什么區(qū)別呢？根據(jù)我的經(jīng)驗(yàn)，可以用下面進(jìn)行概述。...
LX9 Microboard之初試手試用初體驗(yàn)（1）
本人屬應(yīng)屆畢業(yè)生，進(jìn)入公司發(fā)現(xiàn)公司用的的fpga幾乎全是xilinx的，幾乎都是是和無(wú)線通信有關(guān)。...
2017-02-11 標(biāo)簽：tiXilinxMicroboard 1185
Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)（基礎(chǔ)篇）連載40：Spartan
最大化【Package Pins】，如圖10-45 所示， 和按鈕配合，完成對(duì)器件引腳的排序，如圖中我們將所有VREF 引腳排在一起，選中所有VREF 引腳，右鍵功能選擇【Set Prohibit】，禁止所有VREF 引腳的分配。...
Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)（基礎(chǔ)篇）連載39：Spartan
下面通過(guò)一個(gè)簡(jiǎn)單的實(shí)例介紹如何創(chuàng)建PlanAhead項(xiàng)目，進(jìn)行I/O規(guī)劃。...
Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)（基礎(chǔ)篇）連載38：Spartan
PlanAhead允許導(dǎo)入多種不同類型的源文件，包括HDL和NGC核。在RTL編輯器中可以打開(kāi)、編輯、開(kāi)發(fā)RTL源文件。下面我們介紹【Sources】源文件視圖和RTL編輯器的使用。...
Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)（基礎(chǔ)篇）連載37：Spartan
這里介紹如何用PlanAhead進(jìn)行RTL代碼開(kāi)發(fā)與分析。需要說(shuō)明一點(diǎn)，本章所用的所有實(shí)例都可以在PlanAhead的安裝目錄E:\Xilinx\11.1\PlanAhead\testcases\PlanAhead_Tutorial下找到，本節(jié)使用的是source文件夾中的文...
Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)（基礎(chǔ)篇）連載36：Spartan
PlanAhead工具是Xilinx提供的一個(gè)集成的、可視化的FPGA設(shè)計(jì)工具，它可以被應(yīng)用于FPGA設(shè)計(jì)過(guò)程中的不同階段，常見(jiàn)的應(yīng)用包括用PlanAhead進(jìn)行RTL源代碼的開(kāi)發(fā)、I/O引腳規(guī)劃、RTL網(wǎng)表分析、布局布線結(jié)...
Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)（基礎(chǔ)篇）連載34：Spartan
ChipScope Pro內(nèi)核插入器的文件后綴名為cdc。在ISE工程中可以創(chuàng)建一個(gè)新的cdc程序，也可以在實(shí)現(xiàn)流程中激活內(nèi)核插入器。...
Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)（基礎(chǔ)篇）連載35：Spartan
ChipScope Pro 分析工具（Analyzer tool）直接與ICON、ILA、IBA、VIO及IBERT核相連，用戶可以實(shí)時(shí)地創(chuàng)建或修改觸發(fā)條件。...
Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)（基礎(chǔ)篇）連載33：Spartan
下面通過(guò)一個(gè)簡(jiǎn)單8位計(jì)數(shù)器的例子，了解如何在工程中添加ChipScope Pro內(nèi)核生成器的各個(gè)IP核，對(duì)FPGA內(nèi)部節(jié)點(diǎn)和邏輯進(jìn)行觀測(cè)。在該實(shí)例中，我們將調(diào)用一個(gè)ICON、一個(gè)ILA和一個(gè)VIO。...
Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)（基礎(chǔ)篇）連載32：Spartan
雙擊【Xilinx Core Generator】，打開(kāi)現(xiàn)有的IP核工程項(xiàng)目或者創(chuàng)建一個(gè)新的IP核工程。...
Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)（基礎(chǔ)篇）連載31：Spartan
雙擊【Xilinx Core Generator】，打開(kāi)現(xiàn)有的IP核工程項(xiàng)目或者創(chuàng)建一個(gè)新的IP核工程。【View by function】→【Debug & Verification】→【ChipScope Pro】...
Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)（基礎(chǔ)篇）連載30：Spartan
Xilinx針對(duì)不同類型的調(diào)試IP核，提供了不同的核生成器。本節(jié)重點(diǎn)介紹Xilinx Core Generator Tool（Xilinx IP核生成器）所支持的ChipScope Pro調(diào)試IP核ICON、ILA、VIO和ATC2及其屬性...
Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)（基礎(chǔ)篇）連載29：Spartan
ChipScope Pro 提供了多種不同功能的調(diào)試內(nèi)核，通常分成三類：邏輯調(diào)試內(nèi)核、誤比特率測(cè)試核和集成總線分析核。用戶根據(jù)系統(tǒng)的調(diào)試要求，應(yīng)用不同的調(diào)試內(nèi)核，方便快速地找到設(shè)計(jì)中存在的...
Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)（基礎(chǔ)篇）連載28：Spartan
FPGA和PCB設(shè)計(jì)人員保留一定數(shù)量FPGA引腳作為測(cè)試引腳，F(xiàn)PGA設(shè)計(jì)者在編寫FPGA代碼時(shí)，將需要觀察的FPGA內(nèi)部信號(hào)定義為模塊的輸出，在綜合實(shí)現(xiàn)時(shí)再把這些信號(hào)鎖定到保留的測(cè)試引腳上，最后連接...
Adam Tayloy玩轉(zhuǎn)MicroZed系列59：Zynq與PicoBlaze第4章
在以前發(fā)布的玩轉(zhuǎn)MicroZed系列博客中，我們建立了一個(gè)基于Zynq的系統(tǒng)，通過(guò)使用雙端口RAMS和BRAM（塊RAM）控制器將兩個(gè)PicoBlaze處理器核連接到Zynq的PS部分，現(xiàn)在我們將學(xué)習(xí)一下怎樣實(shí)現(xiàn)更新存儲(chǔ)...
Adam Taylor玩轉(zhuǎn)MicroZed系列之58：Zynq和PicoBlaze第3部分
Zynq SoC的處理系統(tǒng)提供額外功能讓我們可以建立一個(gè)更加靈活的Zynq 程序下載系統(tǒng)以適應(yīng)更多工作。...
Adam Taylor玩轉(zhuǎn)MicroZed系列之57：Zynq和PicoBlaze第二部分
到現(xiàn)在為止，我們知道如何在基于Zynq SoC的系統(tǒng)中例化PicoBlaze 軟核處理器。在這篇博客，我們將繼續(xù)探索更多關(guān)于如何生成PicoBlaze 程序以及如何使用JTAG接口更新程序而不是重新編譯整個(gè)設(shè)計(jì)。...
Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)（基礎(chǔ)篇）連載41：Spartan
設(shè)計(jì)者可以在【Clock Regions】窗口、【I/O Ports】窗口或者【Package Pins】窗口選擇一個(gè)或多個(gè)對(duì)象，或者單擊按鈕取消所有選擇，再運(yùn)行【Tools】→【Clear Placement Constraints】命令...
賽靈思 FPGA的配置與JTAG（一）
最近自己做了一塊FPGA板子，不慎將PROM的兩根引腳連錯(cuò)，導(dǎo)致在配置時(shí)無(wú)法正確識(shí)別PROM的型號(hào)，顛三倒四地排除了一個(gè)星期問(wèn)題最終幸運(yùn)解決。之后感嘆自己實(shí)在是不小心，導(dǎo)致如此低級(jí)錯(cuò)誤，...
針對(duì)賽靈思ISE工具的verilog編程經(jīng)驗(yàn)小結(jié)
用了半個(gè)多月的ISE，幾乎全是自學(xué)起來(lái)的，碰到了很多很多讓人DT好久的小問(wèn)題，百度也百不到，后來(lái)還是都解決了，為了盡量方便以后的剛學(xué)ISE的童鞋不再因?yàn)橐恍┬?wèn)題而糾結(jié)，把這幾天的...
如何寫代碼減少邏輯單元的使用數(shù)量
一....盡量不要使用"大于""小于"這樣的判斷語(yǔ)句, 這樣會(huì)明顯增加使用的邏輯單元數(shù)量 .看一下報(bào)告,資源使用差別很大....
FIFO 同步、異步以及Verilog代碼實(shí)現(xiàn)
FIFO 很重要，之前參加的各類電子公司的邏輯設(shè)計(jì)的筆試幾乎都會(huì)考到。...
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