可編程邏輯
提供權(quán)威的PLD及可編程邏輯器件設(shè)計(jì)應(yīng)用、Altera公司、Xilinx公司資訊和解決方案，包括HDL語(yǔ)言與源代碼、FPGA開(kāi)發(fā)板、EDA工具、FPGA、FPGA軟件等領(lǐng)域。
NI嵌入式系統(tǒng)編程教程（FPGA與軟件工具）
設(shè)計(jì)工程師通常使用C等編程語(yǔ)言來(lái)開(kāi)發(fā)基于微處理器或微控制器架構(gòu)的嵌入式系統(tǒng)。 C語(yǔ)言的普及催生了用于程序庫(kù)、編譯器和操作系統(tǒng)等工具的大型技術(shù)生態(tài)系統(tǒng)?，F(xiàn)場(chǎng)可編程門陣列（FPGA）...
freertos使用指南與各類型函數(shù)詳細(xì)說(shuō)明
FreeRTOS 內(nèi)核支持優(yōu)先級(jí)調(diào)度算法，每個(gè)任務(wù)可根據(jù)重要程度的不同被賦予一定的優(yōu)先級(jí)，下面說(shuō)明了各類函數(shù)的具體應(yīng)用，包括API函數(shù)從任務(wù)創(chuàng)建到聯(lián)合程序部分的具體過(guò)程演練步驟。...
淺析FreeRTOS源代碼的編程標(biāo)準(zhǔn)與命名約定
編程標(biāo)準(zhǔn) （Coding Standard） FreeRTOS 源代碼遵守 MISRA (Motor Industry Software Reliability Association) 規(guī)范。 與 MISRA 標(biāo)準(zhǔn)有出入的地方如下： ? 兩個(gè) API 函數(shù)具有兩個(gè)出口點(diǎn)。之所以這樣是為了效率。 ?...
關(guān)于JESD204B轉(zhuǎn)換器與FPGA匹配的設(shè)計(jì)關(guān)鍵點(diǎn)
隨著更多的模數(shù)轉(zhuǎn)換器(ADC)和數(shù)模轉(zhuǎn)換器(DAC)支持最新的JESD204B串行接口標(biāo)準(zhǔn)，出現(xiàn)了FPGA與這些模擬產(chǎn)品的最佳接口方式問(wèn)題。FPGA供應(yīng)商多年來(lái)一直支持千兆串行/解串(SERDES)收發(fā)器。然而在過(guò)去...
2017-11-18 標(biāo)簽：轉(zhuǎn)換器adcJESD204B 1948
Vivado設(shè)計(jì)之Tcl定制化的實(shí)現(xiàn)流程
其實(shí)Tcl在Vivado中還有很多延展應(yīng)用，接下來(lái)我們就來(lái)討論如何利用Tcl語(yǔ)言的靈活性和可擴(kuò)展性，在Vivado中實(shí)現(xiàn)定制化的FPGA設(shè)計(jì)流程。 基本的FPGA設(shè)計(jì)實(shí)現(xiàn)流程 FPGA的設(shè)計(jì)流程簡(jiǎn)單來(lái)講，就是從源...
LabVIEW FPGA為NI 9144 帶來(lái)的分布式I/O實(shí)時(shí)部署
這篇文章討論了使用分布式I/O進(jìn)行實(shí)時(shí)部署系統(tǒng)的設(shè)計(jì)。美國(guó)國(guó)家儀器公司推出了NI 9144擴(kuò)展機(jī)箱，用于確定性以太網(wǎng)中的NI CompactRIO和可編程自動(dòng)化控制器（PAC）系統(tǒng)。該C系列模塊的8槽機(jī)箱，...
淺析如何在項(xiàng)目瀏覽器窗口管理FPGA應(yīng)用
本文將講述如何通過(guò)項(xiàng)目瀏覽器窗口管理FPGA應(yīng)用的組件，包括FPGA VI和主VI、FPGA終端、終端范圍的選項(xiàng)（例如，F(xiàn)PGA I/O、FPGA FIFO和FPGA終端時(shí)鐘）。下列示意圖顯示了由FPGA終端、一個(gè)FPGA時(shí)基時(shí)鐘...
2017-11-18 標(biāo)簽：FPGA 768
適用于需要處理大型數(shù)據(jù)集的NI LabVIEW多核分析和稀疏矩陣工具包介紹
NI LabVIEW多核分析和稀疏矩陣工具包提供了高性能的LabVIEW多線程分析庫(kù)，是在線或離線的大數(shù)據(jù)集處理應(yīng)用的理想工具。實(shí)際上，許多現(xiàn)實(shí)世界的問(wèn)題可以表示為大型線性代數(shù)計(jì)算，而該工具包...
FreeRTOS 中的鏈表和鏈表元素的定義
FreeRTOS 內(nèi)核中采用雙向循環(huán)鏈表來(lái)進(jìn)行任務(wù)調(diào)度，對(duì)任務(wù)總數(shù)沒(méi)有限制，同一優(yōu)先級(jí)的任務(wù)數(shù)也沒(méi)有限制。相對(duì)于uC/OS-II 來(lái)說(shuō)是一個(gè)大的優(yōu)點(diǎn)。不過(guò)，有利必有弊。采用雙向鏈表后代碼相對(duì)來(lái)說(shuō)...
關(guān)于FreeRTOS配置項(xiàng)操作解讀
FreeRTOS 是高度可配置的。所有的可配置項(xiàng)都在FreeRTOSConfig.h 文件中。每一個(gè)Demo 程序中都包含了一個(gè)配置好的FreeRTOSConfig.h 文件，可以以Demo程序中的FreeRTOSConfig.h 文件作為模板，在其基礎(chǔ)上加以修...
如何使用PICOBLAZE？PICOBLAZE開(kāi)發(fā)流程介紹
PicoBlaze?是一款結(jié)構(gòu)緊湊的8位軟核微控制器，F(xiàn)PGA工程師可在其所選的賽靈思FPGA中對(duì)其進(jìn)行實(shí)例化。一旦實(shí)現(xiàn)，該處理器完全包含到僅使用邏輯Slice和Block RAM的FPGA架構(gòu)中；無(wú)需外部易失性和非易...
2017-11-18 標(biāo)簽：PicoBlaze 4363
如何優(yōu)化賽靈思內(nèi)核以便在CPRI遠(yuǎn)程無(wú)線電頭端設(shè)計(jì)中使用Vivado IPI
新型基于FPGA的設(shè)計(jì)使用IP核的數(shù)量和種類日趨繁多。Vivado?設(shè)計(jì)套件中的IP集成器 (IPI)工具和賽靈思通信IP讓設(shè)計(jì)人員能夠更加輕松快速地將IP模塊連接在一起。 為了更好地闡明IPI方法的強(qiáng)大之處...
FPGA框架與FPGA設(shè)計(jì)規(guī)則
鑒于FPGA在如此多應(yīng)用中的重要地位，采取正式且注重方法的開(kāi)發(fā)流程來(lái)處理FPGA設(shè)計(jì)比以往更加重要。該流程旨在避免開(kāi)發(fā)周期后期因發(fā)現(xiàn)設(shè)計(jì)缺陷而不得不進(jìn)行費(fèi)時(shí)費(fèi)錢的設(shè)計(jì)修改，而且該缺...
2017-11-18 標(biāo)簽：FPGAFPGA設(shè)計(jì) 2229
使用Virtex-6器件和免費(fèi)WebPACK工具實(shí)現(xiàn)實(shí)時(shí)四倍上采樣的方法
許多信號(hào)處理應(yīng)用都需要進(jìn)行上采樣。從概念上講，對(duì)數(shù)據(jù)向量進(jìn)行M倍上采樣的最簡(jiǎn)單方法是用實(shí)際頻率分量數(shù)的（M-1）倍個(gè)零填充數(shù)據(jù)向量的離散傅里葉變換（DFT）［1］，然后將零填充向量...
利用FPGA對(duì)大規(guī)模MIMO信道進(jìn)行特性描述與實(shí)時(shí)分析
由24個(gè)FPGA、96個(gè)天線以及一個(gè)802.11定制模塊構(gòu)建的系統(tǒng)可對(duì)多用戶MIMO傳播環(huán)境進(jìn)行實(shí)時(shí)分析。 多用戶MIMO（MUMIMO）是一種無(wú)線通信技術(shù)，采用基礎(chǔ)架構(gòu)節(jié)點(diǎn)（例如基站和接入點(diǎn)）上的多個(gè)天線為...
基于Virtex-6 的Aurora 8B/10B，PCIe2.0，SRIO 2.0三種串行通信協(xié)議分析
針對(duì)較為常用的Aurora 8B/10B和PCI Express 2.0，Serial RapidIO 2.0三種協(xié)議進(jìn)行了測(cè)試及對(duì)比分析。首先搭建了基于Virtex-6 FPGA的高速串行協(xié)議測(cè)試平臺(tái)；然后設(shè)計(jì)并分別實(shí)現(xiàn)了三種協(xié)議的高速數(shù)據(jù)通信，...
2017-11-18 標(biāo)簽：Xilinx串行通信雷達(dá)信號(hào)處理AURORAXilinx串行通信雷達(dá)信號(hào)處理 13612
基于動(dòng)態(tài)重構(gòu)技術(shù)的FPGA電路容錯(cuò)性能評(píng)估系統(tǒng)
(1) 與加入冗余保護(hù)的RS編碼器相比，未加冗余保護(hù)的RS編碼器可靠性較差，因此三模冗余可有效提高編碼器的可靠性； (2) 分布式三模冗余與全局三模冗余的保護(hù)效果較好，全局三模冗余的可...
控制算法與工業(yè)網(wǎng)絡(luò)的結(jié)合FPGA SoC加速馬達(dá)開(kāi)發(fā)
工業(yè)設(shè)計(jì)人員可望借助快速建立原形技術(shù)和模塊基礎(chǔ)設(shè)計(jì)，將馬達(dá)控制算法移至FPGA SoC環(huán)境中，藉此開(kāi)發(fā)出以FPGA SoC為核心的馬達(dá)驅(qū)動(dòng)系統(tǒng)，從而大幅減少與設(shè)計(jì)復(fù)雜性，同時(shí)降低系統(tǒng)成本并提...
2017-11-17 標(biāo)簽：FPGAsoc馬達(dá)驅(qū)動(dòng)Vivado 1390
Cadence OrCAD FPGA System Planner為在PCB板的FPGA設(shè)計(jì)提供支持
Cadence OrCADFPGA System Planner為FPGA和PCB之間的協(xié)同設(shè)計(jì)提供了一種全面的、可擴(kuò)展的解決方案，它能使用戶創(chuàng)建一個(gè)正確的、最優(yōu)的引腳分配。FPGA的引腳分配是根據(jù)用戶的指定、基于接口的連接（...
2017-11-17 標(biāo)簽：FPGApcbFPGA設(shè)計(jì)Cadence 6947
dds通過(guò)增加幅度控制等配合依托MCU的交互界面和功放實(shí)現(xiàn)所需要的波形
dds通過(guò)增加幅度控制、正交調(diào)制、載波相乘、觸發(fā)控制等配合依托MCU的交互界面和功放，就變成了一個(gè)復(fù)雜的信號(hào)源了。...
分類算法的概述以及其優(yōu)缺點(diǎn)
分類是一種重要的數(shù)據(jù)挖掘技術(shù)。分類的目的是根據(jù)數(shù)據(jù)集的特點(diǎn)構(gòu)造一個(gè)分類函數(shù)或分類模型（也常常稱作分類器），該模型能把未知類別的樣本映射到給定類別中的某一個(gè)。為了提高分類的...
2017-11-17 標(biāo)簽： 11195
無(wú)線應(yīng)用AMP與SMP的區(qū)別以及賽靈思Zynq 7000的應(yīng)用
我們探討了為無(wú)線應(yīng)用選擇操作系統(tǒng)應(yīng)考慮的主要因素，無(wú)線應(yīng)用的實(shí)現(xiàn)架構(gòu)及其考慮因素（AMP與SMP對(duì)比）以及上述在賽靈思Zynq 7000器件上的直接應(yīng)用?？傊愳`思提供的這類先進(jìn)器件能夠幫...
FPGA模塊里的Xilinx Vivado選項(xiàng)頁(yè)包括哪些項(xiàng)目
兩種方式可顯示該頁(yè)面： 右鍵單擊項(xiàng)目瀏覽器窗口中FPGA終端下的程序生成規(guī)范，從快捷菜單中選擇新建?編譯，打開(kāi)編譯屬性對(duì)話框。在類別列表中選擇Xilinx選項(xiàng)，可顯示該頁(yè)。 如FPGA程序生成...
FPGA設(shè)計(jì)約束技巧之XDC約束之I/O篇（下）
XDC中的I/O約束雖然形式簡(jiǎn)單，但整體思路和約束方法卻與UCF大相徑庭。加之FPGA的應(yīng)用特性決定了其在接口上有多種構(gòu)建和實(shí)現(xiàn)方式，所以從UCF到XDC的轉(zhuǎn)換過(guò)程中，最具挑戰(zhàn)的可以說(shuō)便是本文將...
2017-11-17 標(biāo)簽：FPGAFPGA設(shè)計(jì)xdc 8326
FPGA設(shè)計(jì)約束技巧之XDC約束之I/O篇 （上）
從UCF到XDC的轉(zhuǎn)換過(guò)程中，最具挑戰(zhàn)的可以說(shuō)便是本文將要討論的I/O約束了。 I/O 約束的語(yǔ)法 XDC 中可以用于 I/O 約束的命令包括 set_input_delay / set_output_delay 和set_max_delay / set_min_delay 。...
2017-11-17 標(biāo)簽：FPGAFPGA設(shè)計(jì)xdc 13753
SDSoC開(kāi)發(fā)環(huán)境如何加速Zynq SoC和MPSoC開(kāi)發(fā)進(jìn)程
隨著智能系統(tǒng)的進(jìn)步和“物聯(lián)網(wǎng)”的發(fā)展，以及人與物之間互聯(lián)互通的增強(qiáng)，大多數(shù)新產(chǎn)品現(xiàn)在均采用了基于SoC的開(kāi)發(fā)平臺(tái)。此類平臺(tái)便于企業(yè)以更快的速度將產(chǎn)品推向市場(chǎng)，提高系統(tǒng)級(jí)效率，...
用Vivado HLS高階合成重構(gòu)算法設(shè)計(jì)有效處理管道
目前的應(yīng)用軟件通常包含有復(fù)雜的內(nèi)存訪問(wèn)機(jī)制，尤其是在科學(xué)計(jì)算和數(shù)字信號(hào)處理領(lǐng)域，內(nèi)存的管理將十分復(fù)雜。我們利用Vivado HLS設(shè)計(jì)了一個(gè)簡(jiǎn)單的例子，可以使你在一些棘手的情況下，用...
2017-11-17 標(biāo)簽：Vivado 1208
Zynq SoC多處理器的兩個(gè)ARMA9內(nèi)核的通信與存儲(chǔ)
利用賽靈思Zynq SoC 上的兩個(gè)ARM A9 內(nèi)核可以顯著提高您的系統(tǒng)性能。賽靈思Zynq?-7000 全可編程SoC 的眾多優(yōu)勢(shì)之一就是擁有兩個(gè)ARM? Cortex ? -A9板載處理器。不過(guò)，很多裸機(jī)應(yīng)用和更為簡(jiǎn)單的操作...
2017-11-17 標(biāo)簽：Zynq 7859
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