可編程邏輯
提供權(quán)威的PLD及可編程邏輯器件設(shè)計(jì)應(yīng)用、Altera公司、Xilinx公司資訊和解決方案，包括HDL語言與源代碼、FPGA開發(fā)板、EDA工具、FPGA、FPGA軟件等領(lǐng)域。
多片F(xiàn)PGA原型的兩種分割方式介紹
綜合工具的任務(wù)是將SoC設(shè)計(jì)映射到可用的FPGA資源中。自動(dòng)化程度越高，構(gòu)建基于FPGA的原型的過程就越容易、越快。...
2023-06-13 標(biāo)簽：FPGARAMSoC設(shè)計(jì)RTL 982
FPGA時(shí)序約束之衍生時(shí)鐘約束和時(shí)鐘分組約束
在FPGA設(shè)計(jì)中，時(shí)序約束對(duì)于電路性能和可靠性非常重要。在上一篇的文章中，已經(jīng)詳細(xì)介紹了FPGA時(shí)序約束的主時(shí)鐘約束。...
2023-06-12 標(biāo)簽：FPGAFPGA設(shè)計(jì)pll時(shí)序約束時(shí)鐘約束 4530
如何區(qū)分FPGA中的軟核、硬核、固核
現(xiàn)今的FPGA設(shè)計(jì)規(guī)模越來越龐大，功能越來越復(fù)雜，因此FPGA設(shè)計(jì)的每個(gè)部分都從頭開始著手是不切實(shí)際的。...
2023-06-12 標(biāo)簽：FPGA集成電路FPGA設(shè)計(jì)WINDOWSFPGAFPGA設(shè)計(jì)WINDOWS軟核集成電路 5897
clock skew會(huì)影響時(shí)序收斂嗎？
對(duì)于發(fā)送時(shí)鐘和接收時(shí)鐘是同一時(shí)鐘的單周期路徑，時(shí)鐘抖動(dòng)對(duì)建立時(shí)間有負(fù)面影響，但對(duì)保持時(shí)間沒有影響。...
2023-06-12 標(biāo)簽：正弦波SVG時(shí)鐘信號(hào)異步時(shí)鐘Vivado 1338
如何在HLS中描述數(shù)字時(shí)鐘？
它有兩種操作模式：時(shí)鐘和設(shè)置。時(shí)鐘模式是標(biāo)準(zhǔn)模式，在此模式下，當(dāng)前時(shí)間顯示在數(shù)碼管上。...
2023-06-12 標(biāo)簽：FPGA數(shù)碼管時(shí)鐘發(fā)生器數(shù)字時(shí)鐘HLS 1987
將RTL模塊添加到Block Design的步驟
使用Vivado Block Design設(shè)計(jì)解決了項(xiàng)目繼承性問題，但是還有個(gè)問題，不知道大家有沒有遇到，就是新設(shè)計(jì)的自定義 RTL 文件無法快速的添加到Block Design中，一種方式是通過自定義IP，但是一旦設(shè)計(jì)...
2023-06-11 標(biāo)簽：RTL觸發(fā)器GPIOVivadoFPGA開發(fā)板 6143
AMBA4—無聊的Narrow transfers介紹
AMBA總線無論FPGA還是ASIC，應(yīng)該都是比較常用的一組總線協(xié)議。...
2023-06-11 標(biāo)簽：FPGA設(shè)計(jì)AMBA總線ASIC芯片 2008
求一種基于LVDS和SERDES接口的TDM方案
通過在數(shù)據(jù)的并行發(fā)送路徑上同時(shí)傳輸時(shí)鐘信號(hào)來進(jìn)一步改進(jìn)數(shù)據(jù)的傳輸。...
2023-06-11 標(biāo)簽：FPGATDMlvds接口時(shí)鐘信號(hào)SERDES接口 763
基于ubuntu22.04-深入淺出 eBPF
筆者在很早之前就看eBPF這類似的文章，那時(shí)候看這個(gè)技術(shù)一臉懵逼，不知道它是用來做什么，可以解決什么問題。所以也沒有太關(guān)注這個(gè)技術(shù)。很慶幸最近剛好有機(jī)會(huì)研究這個(gè)技術(shù)。 什么是...
Verilog基本語法概述
Verilog 是一種用于數(shù)字邏輯電路設(shè)計(jì)的硬件描述語言，可以用來進(jìn)行數(shù)字電路的仿真驗(yàn)證、時(shí)序分析、邏輯綜合。...
2023-06-10 標(biāo)簽：邏輯電路電路設(shè)計(jì)Verilog時(shí)序分析數(shù)字邏輯電路 2963
萊迪思基于FPGA的可配置嵌入式系統(tǒng)應(yīng)用
在全球FPGA領(lǐng)頭羊賽靈思、Altera、Actel被半導(dǎo)體大廠陸續(xù)收購后，萊迪思半導(dǎo)體開始在5G通信、安防、工業(yè)、高端消費(fèi)領(lǐng)域發(fā)力。萊迪思專注于提供解決方案集合，幫助嵌入式領(lǐng)域的客戶更快、更...
什么是芯片？芯片是怎么設(shè)計(jì)的？
芯片是我們這個(gè)時(shí)代最最最偉大的發(fā)明之一，如果沒有芯片的出現(xiàn)，我們很難想象如今的電子時(shí)代會(huì)是個(gè)什么樣子？...
2023-06-09 標(biāo)簽：FPGAIC設(shè)計(jì)ASIC芯片數(shù)字信號(hào)處理器片上存儲(chǔ)器 9719
時(shí)鐘抖動(dòng)的幾種類型
先來聊一聊什么是時(shí)鐘抖動(dòng)。時(shí)鐘抖動(dòng)實(shí)際上是相比于理想時(shí)鐘的時(shí)鐘邊沿位置，實(shí)際時(shí)鐘的時(shí)鐘邊沿的偏差，偏差越大，抖動(dòng)越大。實(shí)際上，時(shí)鐘源例如PLL是無法產(chǎn)生一個(gè)絕對(duì)干凈的時(shí)鐘。這...
2023-06-09 標(biāo)簽：pll信號(hào)時(shí)鐘抖動(dòng)時(shí)序分析pll信號(hào)周期抖動(dòng)時(shí)序分析時(shí)鐘抖動(dòng) 3434
FPGA的數(shù)字信號(hào)處理：重寫FIR邏輯以滿足時(shí)序要求
在上一篇文章中（FPGA 的數(shù)字信號(hào)處理：Verilog 實(shí)現(xiàn)簡單的 FIR 濾波器）演示了在 Verilog 中編寫自定義 FIR 模塊的初始demo。該項(xiàng)目在行為仿真中正常，但在布局和布線時(shí)未能滿足時(shí)序要求。...
2023-06-09 標(biāo)簽：FPGA存儲(chǔ)器數(shù)字信號(hào)處理Verilog時(shí)序 1950
FPGA速度-面積互換原則設(shè)計(jì)
速度-面積互換原則是貫穿FPGA設(shè)計(jì)的重要原則：速度是指工程穩(wěn)定運(yùn)行所能達(dá)到的最高時(shí)鐘頻率，通常決定了FPGA內(nèi)部寄存器的運(yùn)行時(shí)序；面積是指工程運(yùn)行所消耗的資源數(shù)量，通常包括觸發(fā)器...
2023-06-09 標(biāo)簽：FPGAFPGA設(shè)計(jì)寄存器流水線RTL 2979
基于EPM240T100C5的CPLD開發(fā)保姆級(jí)環(huán)境搭建教程
基于EPM240T100C5的CPLD開發(fā)保姆級(jí)環(huán)境搭建教程...
如何利用萊迪思CertusPro-NX FPGA評(píng)估板確定效率和成本的優(yōu)先級(jí)
現(xiàn)代現(xiàn)場可編程門陣列（FPGA）系列，如萊迪思半導(dǎo)體CertusPro?-NX適用于廣泛的應(yīng)用，但功率要求是根據(jù)特定的市場驅(qū)動(dòng)需求量身定制的。如果不了解如何仔細(xì)平衡成本、性能和尺寸這三要素，...
不同技術(shù)架構(gòu)AI芯片比較
2022年12月，OpenAI發(fā)布基于GPT-3.5的聊天機(jī)器人模型ChatGPT，參數(shù)量達(dá)到1750億個(gè)。ChatGPT引領(lǐng)全球人工智能浪潮，人工智能發(fā)展需要AI芯片作為算力支撐。...
2023-06-08 標(biāo)簽：cpu神經(jīng)網(wǎng)絡(luò)gpuAI英偉達(dá) 1869
如何使用Verilog實(shí)現(xiàn)具有預(yù)生成系數(shù)的簡單FIR濾波器？
不起眼的 FIR 濾波器是 FPGA 數(shù)字信號(hào)處理中最基本的模塊之一，因此了解如何將具有給定抽頭數(shù)及其相應(yīng)系數(shù)值的基本模塊組合在一起非常重要。...
2023-06-07 標(biāo)簽：dspFPGA低通濾波器數(shù)字信號(hào)處理fir濾波器 1241
FPGA IP之AXI4接口信號(hào)說明
ACLK，ARESETn，AXI所有信號(hào)都在時(shí)鐘的上升沿采樣....
2023-06-07 標(biāo)簽：FPGADDRQoSAXI總線時(shí)鐘信號(hào) 4170
FPGA的數(shù)字信號(hào)處理：Verilog實(shí)現(xiàn)簡單的FIR濾波器
該項(xiàng)目介紹了如何使用 Verilog 實(shí)現(xiàn)具有預(yù)生成系數(shù)的簡單 FIR 濾波器。...
2023-06-07 標(biāo)簽：FPGA濾波器數(shù)字信號(hào)處理FIRVerilog 5052
FPGA零基礎(chǔ)學(xué)習(xí)之Vivado-ROM使用教程
系統(tǒng)性的掌握技術(shù)開發(fā)以及相關(guān)要求，對(duì)個(gè)人就業(yè)以及職業(yè)發(fā)展都有著潛在的幫助，希望對(duì)大家有所幫助。本次帶來Vivado系列，ROM使用教程。話不多說，上貨。...
2023-06-07 標(biāo)簽：FPGAROMXilinxVivadoFPGAROMVivadoXilinx數(shù)據(jù)文件 2924
基于Xilinx K7-410T的高速DAC之AD9129開發(fā)筆記（一）
本文開始，我們介紹下項(xiàng)目中設(shè)計(jì)的并行LVDS高速DAC接口設(shè)計(jì)，包括DAC與FPGA硬件接口設(shè)計(jì)、軟件設(shè)計(jì)等。...
2023-06-07 標(biāo)簽：FPGA設(shè)計(jì)dac數(shù)模轉(zhuǎn)換器lvds接口AD9129dacFPGA設(shè)計(jì)lvds接口數(shù)模轉(zhuǎn)換器 1659
FPGA芯片下游行業(yè)的發(fā)展情況和趨勢
FPGA（Field Programmable Gate Array）芯片是一種可編程邏輯器件，它可以通過可編程的邏輯門陣列和可編程的連線資源來完成各種數(shù)字電路的設(shè)計(jì)和實(shí)現(xiàn)。在過去的幾十年中，F(xiàn)PGA芯片在各個(gè)領(lǐng)域得...
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